[發明專利]一種小面積、控制簡單、全數字可編程延遲電路

在審

• 申請號: 202310077479.8
• 申請日: 2023-02-06
• 公開（公告）號: CN116232307A
• 公開（公告）日: 2023-06-06
• 發明（設計）人: 劉亞東;莊志青;胡紅明
• 申請（專利權）人: 燦芯半導體（上海）股份有限公司
• 主分類號: H03K19/003
• 分類號: H03K19/003;H03K19/173;H03K19/20;H03K5/14;G06F30/331;G06F30/392;G06F30/394
• 代理公司: 蘇州越知橋知識產權代理事務所(普通合伙) 32439
• 代理人: 耿丹丹

1.一種小面積、控制簡單、全數字可編程延遲電路，其特征在于，包含由多個延遲單元級聯構成的延遲線，所述延遲單元是由1個反相器和3個異或門構成的可編程延時單元。

2.根據權利要求1所述的一種小面積、控制簡單、全數字可編程延遲電路，其特征在于，所述延遲單元包括反相器A1、異或門U1、異或門U2和異或門U3。

3.根據權利要求2所述的一種小面積、控制簡單、全數字可編程延遲電路，其特征在于，所述反相器A1的輸入端連接編程信號TR和異或門U2的一個輸入端，反相器A1的輸出端連接異或門U1的一個輸入端，異或門U1的另一個輸入端連接異或門U2的另一個輸入端和信號in，異或門U2的輸出端連接異或門U3的一個輸入端，異或門U1的輸出端輸出信號pass，異或門U3的另一個輸入端連接信號ret,異或門U3的輸出端輸出信號out。

4.根據權利要求3所述的一種小面積、控制簡單、全數字可編程延遲電路，其特征在于，當延遲單元為延時線的第一級時，信號in為輸出信號，信號out為輸出信號，信號ret為后一級延遲單元中異或門U3的輸出端輸出信號out，信號pass作為后一級延遲單元的信號in。

5.根據權利要求3所述的一種小面積、控制簡單、全數字可編程延遲電路，其特征在于，當延遲單元為延時線的中間級時，輸入信號in為上一級延遲單元中異或門U1的輸出端輸出信號pass，信號pass作為后一級延遲單元的信號in；信號ret為后一級延遲單元的信號out，信號out作為上一級延時單元的信號ret。

6.根據權利要求4所述的一種小面積、控制簡單、全數字可編程延遲電路，其特征在于，當延遲單元為延時線的最后一級時，輸入信號in為上一級延遲單元中異或門U1的輸出端輸出信號pass，信號pass作為本級延遲單元的信號ret；信號out作為上一級延時單元的信號ret。

7.一種控制簡單的全數字可編程延遲方法，其特征在于，采用權利要求1-6任一項所述的延遲電路，具體方法如下：首先對編程信號TR進行編程，達到對信號in的可編程延遲輸出，DDR、ONFI、eMMC、SDIO、PSRAM、QDR和RLDRAM物理層電路中采用這樣的主延遲線來測量一個時鐘周期所需的級數，將這個數除以4，對從延遲線進行編程，達到1/4周期的延遲。