[發明專利]基于局部存儲器的主核與從核之間消息傳遞系統

在審

• 申請號: 202310075604.1
• 申請日: 2023-02-01
• 公開（公告）號: CN116302592A
• 公開（公告）日: 2023-06-23
• 發明（設計）人: 陳虎;周鵬靈
• 申請（專利權）人: 華南理工大學;廣東省科技基礎條件平臺中心
• 主分類號: G06F9/54
• 分類號: G06F9/54;G06F8/41;G06F8/71;G06F8/76
• 代理公司: 廣州粵高專利商標代理有限公司 44102
• 代理人: 江裕強

本發明公開了基于局部存儲器的主核與從核之間消息傳遞系統。所述系統在x86微處理器、SW26010處理器、面向E級計算的異構融合加速器等不同平臺上提供通用的消息傳遞編程接口。與傳統的基于國產高性能眾核處理器的獨有接口編程相比，具有以下優點：編程模型簡單易學，降低了編程難度；應用軟件可以在僅僅修改編譯器配置的情況下在不同類型的國產高性能微處理器上快速遷移；在軟件開發方法上，可以首先使用基于x86平臺上的模型開發和調試高性能計算軟件，然后再將應用軟件移植到國產高性能眾核處理器上，可以有效減少開發的難度。這些特點將有效提升國產高性能計算軟件開發和遷移的效率。

技術領域

本發明涉及眾核處理器的領域，具體涉及基于局部存儲器的主核與從核之間消息傳遞系統。

背景技術

(1)國產眾核處理器體系結構

如圖1所示，一顆SW26010微處理器(Haohuan?FU,Junfeng?LIAO.The?SunwayTaihu?Light?supercomputer:system?and?applications[J].Science?ChinaInformation?Sciences,2016,59(7):1-16)包含了4個異構群。每個異構群包括一個主核和64個從核構成的從核簇，主頻為1.5GHz，如圖2所示。每個異構群的存儲器層次關系相同，由異構群內存(8GB)和從核局部存儲空間兩部分組成。主核具有容量為32KB的L1數據Cache和256KB的L2Cache(數據和指令)。每個從核具有64KB的局部存儲空間和16KB的指令存儲，支持256位的SIMD指令集。從核可以通過直接訪問或DMA方式訪問主存。

面向E級高性能計算的加速器芯片(Liu?Sheng,Lu?Kai,Guo?Yang,Liu?Zhong,Chen?Haiyan,Lei?Yuanwu,Sun?Haiyan,Yang?Qianming,Chen?Xiaowen,Chen?Shenggang,Liu?Biwei,Lu?Jianzhuang.A?Self-Designed?Heterogeneous?Accelerator?forExascale?High?Performance?Computing[J].Journal?of?Computer?Research?andDevelopment,2021,58(6):1234-1237.)采用了CPU+GPDSP的異構融合架構，由多核CPU和4個GPDSP_Cluster組成，如圖3所示。多核CPU包含了16個FT-C662CPU內核。每個GPDSP_Cluster包含6個DSP節點(每個DSP節點包含4個DSP核)。多核CPU采用硬件維護Cache一致性，包含16MB的L2Cache。GPDSP簇采用80MB的私有存儲、24MB的全局共享存儲、32GB的HBM存儲三級存儲結構。在每個DSP核心上包括了64KB的私有標量內存SM和768KB的私有向量內存AM。DSP內核采用了超長指令字(Very?Long?Instruction?Word,VLIW)技術和標向量協同融合的結構.向量部件由16個同構的VPE陣列組成，最高支持1024位的SIMD指令操作。

(2)國產眾核處理器體系結構抽象

以SW26010、面向E級高性能計算的加速器芯片為例，國產眾核高性能微處理器具有以下特點：

1、它們都采用了非對稱的結構，包括少量復雜的主核和數量眾多的較為簡單的計算核，主處理器負責處理復雜的邏輯控制任務，協處理器負責處理計算密度高、邏輯分支簡單的大規模數據并行任務。

2、每個計算核都具有獨立的局部存儲器空間，而且這些存儲器空間不具備Cache一致性，需要程序員通過顯式程序控制系統主存與各個計算核存儲器之間的數據交換。

3、主核和從核之間的數據交換有兩種方法：1)從核直接訪問主核的內存空間，延遲較長，僅僅適用于傳遞控制信息；2)從核啟動的DMA過程，可以傳輸規模較大的數據。

4、從核上支持SIMD指令，不同處理器的SIMD寬度各不相同。