[發明專利]支持壓縮指令的處理器指令處理裝置和方法

有效

• 申請號: 202310057209.0
• 申請日: 2023-01-16
• 公開（公告）號: CN115878187B
• 公開（公告）日: 2023-05-02
• 發明（設計）人: 郇丹丹;李祖松
• 申請（專利權）人: 北京微核芯科技有限公司
• 主分類號: G06F9/30
• 分類號: G06F9/30
• 代理公司: 北京清亦華知識產權代理事務所(普通合伙) 11201
• 代理人: 孟洋

本申請提出一種支持壓縮指令的處理器指令處理裝置和方法，裝置包括程序計數器、第一指令存儲器、第二指令存儲器、對比模塊、指令長度統一模塊、預譯碼模塊和處理模塊，通過程序計數器讀取N路緩沖指令的存儲陣列和存儲陣列對應的指令標簽并進行存儲，對比模塊確定N路緩沖指令的指令標簽是否命中，以選取命中指令標簽時對應的命中路緩沖指令，再通過指令長度統一模塊將命中路緩沖指令的存儲陣列擴充為統一長度的標準指令，并通過預譯碼模塊對標準指令預譯碼，通過處理模塊對預譯碼得到的統一編碼信息和有效指令的位向量進行流水級處理，由此，將N路緩沖指令轉換為統一長度的標準指令進行預譯碼，簡化預譯碼的處理邏輯，提高處理器的執行性能。

技術領域

本申請涉及處理器技術領域，尤其涉及一種支持壓縮指令的處理器指令處理裝置和方法。

背景技術

現代處理器指令集（Instruction?Set?Architecture，ISA）的設計，是為了減小程序代碼的大小，提高代碼密度，設計了壓縮指令，來降低指令高速緩存的缺失率，提高處理器性能、降低功耗、減小面積和成本，但壓縮指令在減小指令長度的同時，一方面會使得預譯碼和譯碼邏輯變得更為復雜，影響高性能處理器的主頻，另一方面會增加程序計數器的計算邏輯，使得程序計數器計算的延時增加，故亟需一種支持壓縮指令的處理器指令處理裝置和方法。

發明內容

本申請實施例第一方面提出了一種支持壓縮指令的處理器指令處理裝置，所述裝置包括程序計數器、第一指令存儲器、第二指令存儲器、對比模塊、指令長度統一模塊、預譯碼模塊和處理模塊，其中：所述程序計數器用于讀取N路緩沖指令的存儲陣列和所述存儲陣列對應的指令標簽；所述第一指令存儲器用于存儲所述存儲陣列；所述第二指令存儲器用于存儲所述指令標簽；所述對比模塊用于確定所述N路緩沖指令的指令標簽是否命中，以選取命中所述指令標簽時對應的命中路緩沖指令；所述指令長度統一模塊用于接收所述對比模塊發送的命中路緩沖指令，并將所述命中路緩沖指令的存儲陣列擴充為統一長度的標準指令，其中所述標準指令包括壓縮指令和普通指令；所述預譯碼模塊用于將所述標準指令進行預譯碼，以得到所述標準指令對應的統一編碼信息和有效指令的位向量；所述處理模塊用于將所述統一編碼信息和有效指令的位向量發送給所述處理器對應的流水級進行處理。

在本申請的一個實施例中，所述指令長度統一模塊還用于鎖存所述命中路緩沖指令中最后預設閾值位的指令信息，并作為所述指令長度統一模塊的下一次輸入。

在本申請的一個實施例中，所述裝置還包括地址計算模塊，其中：所述地址計算模塊用于取值出所述N路緩沖指令中第一路緩沖指令的初始指令地址。

在本申請的一個實施例中，所述裝置還包括復位向地址計算模塊，其中：所述復位向地址計算模塊用于基于所述初始指令地址和依次執行所述N路緩沖指令時初始指令地址依次增加的偏移量，依次計算出執行所述N路緩沖指令中各路緩沖指令時對應的各個目標指令地址，并將所述各個目標指令地址作為各路緩沖指令各自對應的復位向地址。

在本申請的一個實施例中，所述裝置還包括各級轉移預測器，其中：所述各級轉移預測器用于接收所述N路緩沖指令中各路緩沖指令各自對應的各個目標指令地址，并將所述各個目標指令地址作為所述各級轉移預測器轉移所需的地址。

本申請提出一種支持壓縮指令的處理器指令處理裝置，裝置包括程序計數器、第一指令存儲器、第二指令存儲器、對比模塊、指令長度統一模塊、預譯碼模塊和處理模塊，通過程序計數器讀取N路緩沖指令的存儲陣列和存儲陣列對應的指令標簽并進行存儲，對比模塊確定N路緩沖指令的指令標簽是否命中，以選取命中指令標簽時對應的命中路緩沖指令，再通過指令長度統一模塊將命中路緩沖指令的存儲陣列擴充為統一長度的標準指令，并通過預譯碼模塊對標準指令預譯碼，通過處理模塊對預譯碼得到的統一編碼信息和有效指令的位向量進行流水級處理，由此，將N路緩沖指令轉換為統一長度的標準指令進行預譯碼，簡化預譯碼的處理邏輯，提高處理器的執行性能。