[發(fā)明專利]一種用于sigma-delta ADC的參考電壓發(fā)生器的斬波時序控制方法及系統(tǒng)

在審

• 申請?zhí)枺?/td>: 202310056896.4
• 申請日: 2023-01-17
• 公開（公告）號: CN116054835A
• 公開（公告）日: 2023-05-02
• 發(fā)明（設(shè)計）人: 孫鵬;苗小雨;周彥
• 申請（專利權(quán)）人: 四川中微芯成科技有限公司
• 主分類號: H03M3/00
• 分類號: H03M3/00
• 代理公司: 成都坤倫厚樸專利代理事務(wù)所(普通合伙) 51247
• 代理人: 李紅靈

本發(fā)明涉及一種用于sigma?delta?ADC的參考電壓發(fā)生器的斬波時序控制方法及系統(tǒng)，包括將所述sigma?delta?ADC的輸出端連接于同或運算器的第一端；將第一時序發(fā)生器的輸出端連接于所述同或運算器的第二端；所述同或運算器的輸出為斬波時序控制信號；將所述斬波時序控制信號做為參考電壓發(fā)生器的時鐘信號；將所述參考電壓發(fā)生器的輸出做為所述sigma?delta?ADC的參考電壓。本發(fā)明避免了參考電壓所用放大器的斬波紋波與量化器數(shù)據(jù)流互調(diào)導(dǎo)致的信噪比降低問題；避免了放大器的失調(diào)電壓經(jīng)二階調(diào)制器產(chǎn)生的殘留失調(diào)電壓。

技術(shù)領(lǐng)域

本發(fā)明涉及集成電路技術(shù)領(lǐng)域，尤其涉及一種用于sigma-delta?ADC的參考電壓發(fā)生器的斬波時序控制方法及系統(tǒng)。

背景技術(shù)

低噪聲參考電壓是高精度Sigma?Delta模數(shù)轉(zhuǎn)換器(ΣΔADC)的重要組成部分。選用片外低噪聲參考源，并配合濾波電容，可以輕易地得到極低噪聲的參考電壓，是最常見的解決方案，但也意味著較高的成本。

如圖1，采用片內(nèi)參考電壓并由斬波放大器作為緩沖級輸出，可以顯著降低系統(tǒng)成本。斬波放大器可以將放大器的低頻噪聲(包括低頻失調(diào)電壓)調(diào)制到斬波頻率及其諧波的附近，從而保證放大器在低頻信號帶寬內(nèi)具備極低的噪聲水平。

但這種傳統(tǒng)的斬波操作，不可以被直接用于ΣΔADC。ΣΔADC是將量化器的輸出電平反饋至輸入積分級，根據(jù)輸出電平的高或低，決定對參考電壓進行反相積分或者同相積分，該反饋選擇的本質(zhì)即是將量化器的輸出信號流(數(shù)學(xué)上即+1和-1信號流)與參考電壓進行了相乘，也即發(fā)生了調(diào)制。然而，ΣΔADC的量化器的輸出包含了被ΣΔADC的調(diào)制器進行了噪聲整形后的量化噪聲，也即其噪聲分量不再是白噪聲，而是在頻譜上表現(xiàn)為頻率越高噪聲分量越大的整形噪聲。如果采用傳統(tǒng)的斬波型放大器作為參考電壓的緩沖輸出級，斬波頻率及其諧波附近的噪聲將與量化器輸出數(shù)據(jù)流的高頻量化噪聲發(fā)生互調(diào)，互調(diào)至低頻信號帶內(nèi)的噪聲將導(dǎo)致信噪比降低，即ADC的精度下降。

另一方面，傳統(tǒng)的斬波放大器時序也不利于二階或更高階的ΣΔADC。對于二階以上的ΣΔADC，第一級積分器的輸出被用作第二級積分器的輸入。傳統(tǒng)的斬波時序由一定頻率的時鐘直接控制，時鐘的兩個相位分別打開斬波的兩個通道。這樣，每個斬波周期末，放大器的失調(diào)電壓對第一級積分器的輸出的貢獻為0。這是因為在斬波的上半周期中，放大器的正相失調(diào)電壓被積分器存儲下來，下半周期末，反相的失調(diào)電壓則剛好與所存儲的正相失調(diào)電壓相抵消。但這意味著，第一級積分器的輸出除了斬波周期末輸出0以外，其他輸出都是正相的失調(diào)電壓值，而該失調(diào)電壓將一直被第二級積分器累積起來，得不到抵消，最終等效為參考電壓上疊加了放大器的殘留失調(diào)電壓。當(dāng)過采樣率越小時，第一級積分器的等效增益小，等效輸入殘留失調(diào)電壓越大。

因此，需要設(shè)計合適的斬波控制方法，才能避免上述問題。

發(fā)明內(nèi)容

為了解決上述的問題，本發(fā)明提供一種用于sigma-delta?ADC的參考電壓發(fā)生器的斬波時序控制方法及系統(tǒng)。

一方面，本發(fā)明提供一種用于sigma-delta?ADC的參考電壓發(fā)生器的斬波時序控制方法，其特征在于：將所述sigma-delta?ADC的輸出端連接于同或運算器的第一端；將第一時序發(fā)生器的輸出端連接于所述同或運算器的第二端；所述同或運算器的輸出為斬波時序控制信號；將所述斬波時序控制信號做為參考電壓發(fā)生器的時鐘信號；將所述參考電壓發(fā)生器的輸出做為所述sigma-delta?ADC的參考電壓；其中，所述第一時序發(fā)生器的輸出信號為Y[n]，n是表示離散時間的整數(shù)序列，n為自然數(shù)；所述Y[n]滿足：當(dāng)4*m*k≤n＜(4*m+1)k或者(4*m+3)*k≤n＜(4*m+4)k時，Y[n]＝1；當(dāng)(4*m+1)*k≤n＜(4*m+3)k時，Y[n]＝-1；其中m、k為任意正整數(shù)。

進一步地，所述sigma-delta?ADC包括至少兩級積分器。