[發明專利]一種半導體結構及其制作方法、圖像傳感器

有效

• 申請號: 202310026950.0
• 申請日: 2023-01-09
• 公開（公告）號: CN115911073B
• 公開（公告）日: 2023-08-11
• 發明（設計）人: 王逸群;李赟;孫遠
• 申請（專利權）人: 湖北江城芯片中試服務有限公司
• 主分類號: H01L27/146
• 分類號: H01L27/146
• 代理公司: 深圳紫藤知識產權代理有限公司 44570
• 代理人: 何志軍

本申請提供一種半導體結構及其制作方法、圖像傳感器，該制作方法包括：提供一第一堆疊結構和一第二堆疊結構；基于金屬網格掩膜版進行圖案化處理，在所述第一堆疊結構上形成第一走線槽和第一連接凹槽，在所述第二堆疊結構上形成第二走線槽和第二連接凹槽；形成第一走線部和第一電連接件以得到第一晶圓，形成第二走線部和第二電連接件以得到第二晶圓；鍵合所述第一晶圓和所述第二晶圓得到半導體結構；所述第一走線部和所述第二走線部、所述第一電連接件和所述第二電連接件相對配合設置。從而能避免過拋的問題且提升布線的方便性。

技術領域

本發明涉及半導體技術領域，具體涉及半導體結構及其制作方法、圖像傳感器。

背景技術

圖像傳感器是攝像設備的核心部件，通過將光信號轉換成電信號實現圖像拍攝功能。以互補金屬氧化物半導體圖像傳感器(CMOS?Image?Sensors，CIS)器件為例，由于其具有低功耗和高信噪比的優點，因此在各種領域內得到了廣泛應用。

三維集成電路(three-dimensional?integrated?circuit，3D-IC)組件被開發出來，以支持對更高質量影像的需求。制造三維集成電路的方法包括通過晶圓級混合鍵合(wafer?level?hybrid?bonding)技術以進行晶圓對晶圓的鍵合。三維集成電路例如是背側照明式互補金氧半導體影像感測器(back-side?illuminated?complementary?metal-oxide?semiconductor?imagesensor，BSI-CIS)。在制造BSI-CIS時，提供包括陣列排列的背照明式集成電路的感測器晶圓（或稱為像素晶圓）以及包括陣列排列的邏輯電路芯片的邏輯電路晶圓（或稱為邏輯晶圓）。通過晶圓級混合鍵合技術將感測器晶圓與邏輯電路晶圓對接，以使邏輯電路晶圓堆迭于感測器晶圓上。隨后，封裝經混合鍵合的感測器晶圓與邏輯電路晶圓，且進行單體化以形成BSI-CIS器件。

制成成品晶圓需要使用CMP（Chemical?Mechanical?Polishing，化學機械拋光，是半導體晶圓表面加工的關鍵技術之一），而對晶圓進行拋光容易出現過拋的問題。

發明內容

本申請在于提供半導體結構及其制作方法、圖像傳感器，能避免過拋的問題且提升布線的方便性。

第一方面，本申請實施例提供了一種半導體結構的制作方法，包括：

提供一第一堆疊結構和一第二堆疊結構；所述第一堆疊結構包括第一硬掩膜層，所述第二堆疊結構包括第二硬掩膜層；

基于金屬網格掩膜版進行圖案化處理，在所述第一堆疊結構上形成第一走線槽和第一連接凹槽，在所述第二堆疊結構上形成第二走線槽和第二連接凹槽；所述第一走線槽和所述第一連接凹槽貫穿所述第一硬掩膜層，所述第二走線槽和所述第二連接凹槽貫穿所述第二硬掩膜層；

形成第一走線部和第一電連接件以得到第一晶圓，形成第二走線部和第二電連接件以得到第二晶圓；所述第一走線部、所述第一電連接件以及所述第一硬掩膜層的表面齊平，所述第二走線部、所述第二電連接件以及所述第二硬掩膜層的表面齊平；

鍵合所述第一晶圓和所述第二晶圓得到半導體結構；所述第一走線部和所述第二走線部、所述第一電連接件和所述第二電連接件相對配合設置。

在一些實施例中，所述形成第一走線部和第一電連接件以得到第一晶圓，形成第二走線部和第二電連接件以得到第二晶圓，包括：

分別對所述第一堆疊結構和所述第二堆疊結構進行電化學電鍍處理，以在所述第一走線槽、所述第二走線槽、所述第一連接凹槽、所述第二連接凹槽上沉積導電材料層；

對所述導電材料層進行化學機械拋光處理，形成包括所述第一走線部和所述第一電連接件的第一晶圓，以及形成包括所述第二走線部和所述第二電連接件的第二晶圓。

在一些實施例中，所述導電材料層的材料包括銅或其他導電材料。