[發明專利]一種時鐘數據恢復的方法、系統、設備和存儲介質

在審

• 申請號: 202310016219.X
• 申請日: 2023-01-06
• 公開（公告）號: CN116384299A
• 公開（公告）日: 2023-07-04
• 發明（設計）人: 袁秀陽;鄒曉峰
• 申請（專利權）人: 山東云海國創云計算裝備產業創新中心有限公司
• 主分類號: G06F30/33
• 分類號: G06F30/33;G06F30/333;G06F11/07
• 代理公司: 北京連和連知識產權代理有限公司 11278
• 代理人: 陳黎明;馬鵬林

本發明提供一種時鐘數據恢復的方法、系統、設備和存儲介質，方法包括：通過高于預設頻率的時鐘同步SCL和SDA兩個輸入信號，并設置計數器的計數周期來進行計數；響應于達到計數器的計數周期，采集SCL和SDA數據，并和上一次采集到的SCL和SDA數據進行比較以確定是否出現了邊沿變化；響應于出現了邊沿變化，根據設置的延時參數延遲預設時間產生時鐘信號；以及根據產生的時鐘信號采集數據，并輸出所述數據和時鐘信號。本發明通過FPGA或IC數字邏輯的方式實現了CDR時鐘數據恢復，不需要通過電路設計來進行CDR設計，并且本方案的時鐘恢復時間延時可配置，能夠更好的適應I3C模塊的主從機控制權交換的特點。

技術領域

本發明涉及數據傳輸領域，更具體地，特別是指一種時鐘數據恢復的方法、系統、設備和存儲介質。

背景技術

時鐘數據恢復主要完成兩個工作，一個是時鐘恢復，一個是數據重定時，也就是數據的恢復。時鐘恢復主要是從接收到的NRZ(非歸零碼)中將嵌入在數據中的時鐘信息提取出來。通常CDR(Clock?and?Data?Recovery，時鐘數據恢復)是一個有振蕩器的反饋環路，通過環路調節振蕩時鐘的相位來跟蹤輸入數據中的嵌入時鐘。通過分析NRZ碼的特征可以知道，在隨機二進制數據的譜密度中，沒有包含數據速率處的譜線，即沒有時鐘提取所需要的直接信息。為了找到時鐘信息，一般采取的辦法是邊沿檢測技術。為了確定最終的采樣時鐘相位，CDR中還必須有相位誤差檢測電路。

通常CDR結構中包含一個鎖相環(Phase?Locked?Loop，PLL)模塊，用來調節恢復時鐘的頻率并補償由于工藝或溫度的變化而導致的頻率變化。典型結構的PLL的捕獲范圍是很小的，而且當輸入數據是隨機碼的時候，更難獲得捕獲。因此大多數CDR電路中采用了稱為“頻率輔助捕獲”的方法。這種方法是通過頻率鎖定環路，使得壓控振蕩器(Voltage-ControlledOscillator，VCO)的振蕩頻率向接收的數據速率方向變化，直到VCO輸出振蕩頻率的誤差達到所要求的某個范圍內，才使PLL的相位鎖定環路工作，完成相位的鎖定和數據的重定時。頻率輔助捕獲可以通過外部參考時鐘來實現，也可以不用外部參考時鐘。如果有外部參考時鐘，頻率捕獲可以通過一個有鑒頻鑒相器(Phase?Frequency?Detector，PFD)的二階PLL來實現。

現有技術是通過電路設計的方式來進行時鐘和數據恢復，對于I3C(ImprovedInter?Integrated?Circuit，兩線雙向串行總線)接口的HDR-TS模式，還需要在外部電路上做CDR電路才能進行時鐘和數據恢復才能采集到正確的傳輸數據，增加了電路的開發和相應器件的費用，并可能存在恢復延時較大而不滿足后續I3C設備數據接收時序的要求。

發明內容

有鑒于此，本發明實施例的目的在于提出一種時鐘數據恢復的方法、系統、計算機設備及計算機可讀存儲介質，本發明采用FPGA(FieldProgrammable?Gate?Array，現場可編程門陣列)或者IC(Intergrated?Circuit，集成電路)的數字邏輯設計的方式來對I3C模塊HDR-TS模式的CDR進行設計，減少了在I3C接口應用中的CDR設計，并且減少了CDR電路設計中器件的成本，各種計數參數可配置設置，能夠更好的適應I3C模塊的主從機控制權交換的特點。

基于上述目的，本發明實施例的一方面提供了一種時鐘數據恢復的方法，包括如下步驟：通過高于預設頻率的時鐘同步SCL和SDA兩個輸入信號，并設置計數器的計數周期來進行計數；響應于達到計數器的計數周期，采集SCL和SDA數據，并和上一次采集到的SCL和SDA數據進行比較以確定是否出現了邊沿變化；響應于出現了邊沿變化，根據設置的延時參數延遲預設時間產生時鐘信號；以及根據產生的時鐘信號采集數據，并輸出所述數據和時鐘信號。

在一些實施方式中，所述通過高于預設頻率的時鐘同步SCL和SDA兩個輸入信號包括：將所述SCL和SDA兩個輸入信號進行兩次緩存以去除亞穩態。