[實(shí)用新型]一種監(jiān)控FinFET工藝制程中Fin殘留的測(cè)試結(jié)構(gòu)

有效

• 申請(qǐng)?zhí)枺?/td>: 202222591830.9
• 申請(qǐng)日: 2022-09-29
• 公開（公告）號(hào): CN218996657U
• 公開（公告）日: 2023-05-09
• 發(fā)明（設(shè)計(jì)）人: 張飛虎
• 申請(qǐng)（專利權(quán)）人: 杭州廣立微電子股份有限公司
• 主分類號(hào): H01L21/66
• 分類號(hào): H01L21/66
• 代理公司: 江蘇坤象律師事務(wù)所 32393
• 代理人: 夏純;趙新民

本實(shí)用新型提供一種監(jiān)控FinFET工藝制程中Fin殘留的測(cè)試結(jié)構(gòu)，包括至少兩個(gè)測(cè)試單元；所述測(cè)試單元包含第一Fin組、第二Fin組、柵極和第一連接結(jié)構(gòu)；所述第一Fin組與所述第二Fin組形成具有拐角的有源區(qū)；所述若干測(cè)試單元分為對(duì)照測(cè)試單元和若干實(shí)驗(yàn)測(cè)試單元；所述對(duì)照測(cè)試單元還包括第二連接結(jié)構(gòu)和第三連接結(jié)構(gòu)；所述第三連接結(jié)構(gòu)與所述有源區(qū)上距離所述第一Fin組最近的所述第二柵極連接，且與該第二柵極兩側(cè)的第二連接結(jié)構(gòu)相連接。通過設(shè)置所述對(duì)照測(cè)試單元及所述若干實(shí)驗(yàn)測(cè)試單元能直接通過檢測(cè)漏電流而判定是否存在Fin殘留，構(gòu)造簡(jiǎn)單，易于制造，適用于有源區(qū)拐角位置Fin刻蝕工藝中的殘留問題監(jiān)控，有利于提高產(chǎn)品的良率。

技術(shù)領(lǐng)域

本實(shí)用新型屬于半導(dǎo)體制造及測(cè)試技術(shù)領(lǐng)域，尤其涉及一種監(jiān)控FinFET工藝制程中Fin殘留的測(cè)試結(jié)構(gòu)。

背景技術(shù)

隨著大規(guī)模集成電路工藝技術(shù)的不斷發(fā)展，電路的集成度不斷提高，當(dāng)工藝技術(shù)節(jié)點(diǎn)小于28nm之后，出現(xiàn)了傳統(tǒng)平面MOS器件因性能急劇退化而被三維鰭式場(chǎng)效應(yīng)晶體管（FinFET）逐漸替代的趨勢(shì)。與平面晶體管相比，F(xiàn)inFET一般包括半導(dǎo)體襯底、氧化層和柵極結(jié)構(gòu)，半導(dǎo)體襯底上形成有凸出結(jié)構(gòu)，氧化層覆蓋半導(dǎo)體襯底的表面以及凸出結(jié)構(gòu)側(cè)壁的一部分，凸出結(jié)構(gòu)超出氧化層的部分成為FinFET的鰭（Fin），柵極結(jié)構(gòu)橫跨在鰭上并覆蓋鰭的頂部和側(cè)壁，柵極結(jié)構(gòu)包括柵介質(zhì)層和位于柵介質(zhì)層上的柵電極。對(duì)于FinFET，鰭（Fin）的頂部以及兩側(cè)的側(cè)壁與柵極結(jié)構(gòu)相接觸的部分都成為溝道區(qū)，即具有多個(gè)柵，有利于增大驅(qū)動(dòng)電流，改善器件性能。

在半導(dǎo)體結(jié)構(gòu)中，將包括Fin的區(qū)域定義為有源區(qū)。在FinFET工藝制程中，有源區(qū)的形成是一個(gè)比較復(fù)雜的過程，先形成全局的Fin，然后將不需要的Fin刻蝕掉然后形成有源區(qū)。在實(shí)際的芯片結(jié)構(gòu)中，有源區(qū)具有四邊形、L形、U形。在L形或U形有源區(qū)的拐角的地方，F(xiàn)in刻蝕過程由于光學(xué)臨近效應(yīng)，容易有一些光刻膠、底部抗反射涂層（Bottom?Anti-Reflection?Coating，BARC）等材料的殘留，造成拐角的Fin刻蝕不干凈的現(xiàn)象發(fā)生，最終導(dǎo)致鄰近晶體管漏電等問題，而目前并沒有相關(guān)的手段對(duì)該問題進(jìn)行監(jiān)控，無法對(duì)該生產(chǎn)工藝進(jìn)行監(jiān)控及指導(dǎo)，一定程度上造成集成了電路生產(chǎn)過程中的良率損失。

因此目前十分需要研究一種監(jiān)控FinFET工藝制程中Fin殘留的測(cè)試結(jié)構(gòu)，能夠適用于監(jiān)控是否存在Fin刻蝕不干凈的現(xiàn)象，適用于對(duì)FinFET工藝制程進(jìn)行監(jiān)控及指導(dǎo)，實(shí)現(xiàn)進(jìn)一步提高良率的目的。

實(shí)用新型內(nèi)容

本實(shí)用新型是為解決上述現(xiàn)有技術(shù)的全部或部分問題，本實(shí)用新型提供了一種監(jiān)控FinFET工藝制程中Fin殘留的測(cè)試結(jié)構(gòu)，適用于通過電學(xué)測(cè)試監(jiān)控FinFET工藝制程中是否存在Fin殘留的現(xiàn)象。

本實(shí)用新型提供的一種監(jiān)控FinFET工藝制程中Fin殘留的測(cè)試結(jié)構(gòu)，包括至少兩個(gè)測(cè)試單元；所述測(cè)試單元包含第一Fin組、第二Fin組、柵極和第一連接結(jié)構(gòu)；?所述第一Fin組和所述第二Fin組分別包含若干Fin；所述第一Fin組的所有Fin部分經(jīng)過刻蝕形成刻蝕區(qū)，所述第一Fin組與所述第二Fin組形成具有拐角的有源區(qū)；所述柵極分為第一柵極與第二柵極；所述第一柵極與所述第一連接結(jié)構(gòu)分別橫跨所述第一Fin組和所述第二Fin組的所有Fin；所述第二柵極橫跨所述第一Fin組的所有Fin以及所述刻蝕區(qū)；所述若干測(cè)試單元分為對(duì)照測(cè)試單元和若干實(shí)驗(yàn)測(cè)試單元；所述對(duì)照測(cè)試單元還包括第二連接結(jié)構(gòu)和第三連接結(jié)構(gòu)；所述第二連接結(jié)構(gòu)橫跨所述第二Fin組的所有Fin，所述第三連接結(jié)構(gòu)與所述有源區(qū)上距離所述第一Fin組最近的所述第二柵極連接，且與該第二柵極兩側(cè)的第二連接結(jié)構(gòu)相連接。所述對(duì)照測(cè)試單元用于排除所述有源區(qū)上的連接結(jié)構(gòu)到襯底的漏電問題。通過設(shè)置所述對(duì)照測(cè)試單元能夠?qū)φ疹A(yù)設(shè)漏電流標(biāo)準(zhǔn)以排除連接結(jié)構(gòu)到襯底的漏電問題，進(jìn)而對(duì)同樣包含所述刻蝕區(qū)的所述實(shí)驗(yàn)測(cè)試單元進(jìn)行電學(xué)測(cè)試，如存在漏電流超過預(yù)設(shè)標(biāo)準(zhǔn)則能快速判定導(dǎo)致漏電是所述刻蝕區(qū)存在Fin殘留，通過測(cè)量漏電流即可直觀的反映有源區(qū)的拐角的地方是否存在Fin刻蝕不干凈的情況，為有效監(jiān)控FinFET工藝制程中Fin殘留提供了可行方案，有利于產(chǎn)品良率的進(jìn)一步提高。