[實用新型]避免本振頻率牽引及抑制雜散頻率的射頻本振信號產生結構

有效

• 申請號: 202222151532.8
• 申請日: 2022-08-16
• 公開（公告）號: CN217904364U
• 公開（公告）日: 2022-11-25
• 發明（設計）人: 張利軍
• 申請（專利權）人: 科奧微電子（蘇州）有限公司
• 主分類號: H03D7/00
• 分類號: H03D7/00;H04B1/40
• 代理公司: 蘇州高專知識產權代理事務所(特殊普通合伙) 32474
• 代理人: 冷泠

本實用新型避免本振頻率牽引及抑制雜散頻率的射頻本振信號產生結構，包括混頻器，匹配混頻器設置的帶調諧的緩沖器，混頻器和帶調諧的緩沖器調諧在2*f_ch頻段；緩沖器形成對應混頻器產生頻率的緩沖部，避免本振頻率牽引，形成帶緩沖的避免本振頻率牽引射頻本振信號產生結構；調諧形成對應混頻器產生的雜散頻率進行二階衰減的雜散頻率抑制部，形成將雜散頻率分量抑制在40dB以下的抑制雜散頻率射頻本振信號產生結構；通過避免本振頻率牽引射頻本振信號產生結構、抑制雜散頻率射頻本振信號產生結構形成避免本振頻率牽引及抑制雜散頻率的射頻本振信號產生結構。

技術領域

本實用新型涉及智能控制技術，特別涉及智能化信息傳輸技術，具體的，是一種避免本振頻率牽引及抑制雜散頻率的射頻本振信號產生結構。

背景技術

現代無線通訊系統中，為了提高集成度，前端收發器通常把發射器、接收器以及本振信號源產生器和其它配套射頻及模擬混合電路都集成在一顆芯片中。本振信號源-通常是壓控振蕩器(VCO)的頻率(f_vco)選擇為工作頻段的倍頻上面(比如兩倍的工作頻段頻率，f_vco＝2*f_ch.)。這種架構的常見問題是當發射器功率大的時候，產生的兩倍頻信號會對壓控振蕩器的頻率產生牽引。隨著發射器功率的增強或發射信號頻譜的功率密度不同，被牽引的本振信號將會降低發射信號的質量，甚至造成系統指標比如發射信號EVM(Error Vector Magnitude)不能達標。

為了避免頻率牽引，目前常用的方法是將VCO的頻率閃避到一個不同的頻段，然后和自身的分頻信號混頻、再分頻而產生本振信號。參閱圖1，圖2；圖1為采用4/3*f_ch和圖2為采用8/5*f_ch的本振信號產生電路架構圖：

圖1和圖2展示的解決方案有一個共同的缺陷，就是混頻器產生2*f_ch的同時，還會產生頻率分別位于2/3*f_ch和6/5*f_ch附近的雜散頻率。對于采用2.4GHz ISM頻段的設計，產生的雜散頻率會在1.6GHz(GPS通訊頻段)和2.9GHz附近(其它射頻通訊應用)。通常集成晶片上的LC調諧電路只能對雜散頻率產生約20dB左右的衰減，需要采取方案對雜散頻率加以更多的抑制，以免影響產品難以通過認證，或者會在使用中影響其它通訊產品。

因此，有必要提供一種可避免本振頻率牽引、同時更能有效抑制雜散頻率信號的本振信號產生結構。

實用新型內容

本實用新型的目的是提供一種避免本振頻率牽引及抑制雜散頻率的射頻本振信號產生結構。

本實用新型通過如下技術方案實現上述目的：

一種避免本振頻率牽引及抑制雜散頻率的射頻本振信號產生結構，包括混頻器，匹配混頻器設置的帶調諧的緩沖器，混頻器和帶調諧的緩沖器調諧在2*f_ch頻段；

緩沖器形成對應混頻器產生頻率的緩沖部，避免本振頻率牽引，形成帶緩沖的避免本振頻率牽引射頻本振信號產生結構；

調諧形成對應混頻器產生的雜散頻率進行二階衰減的雜散頻率抑制部，形成將雜散頻率分量抑制在40dB以下的抑制雜散頻率射頻本振信號產生結構；

通過避免本振頻率牽引射頻本振信號產生結構、抑制雜散頻率射頻本振信號產生結構形成避免本振頻率牽引及抑制雜散頻率的射頻本振信號產生結構。

進一步的，緩沖器采用LC調諧緩沖器。

進一步的，混頻器和緩沖器的用于調諧的電感集成繞線于一體，形成集成電感部。

進一步的，集成電感部形成混頻器和緩沖器高密集集成的、減少設置面積占用的高效集成式射頻本振信號產生結構。

進一步的，混頻器和緩沖器對應設置，且對應連接于集成繞線雙電感結構的兩個電感連接處。

與現有技術相比，本實用新型可避免本振頻率牽引、同時更能有效抑制雜散頻率信號，采用結構緊湊的設置方式，形成高密集集成式射頻本振信號產生結構。