[實用新型]半導體封裝結構

有效

• 申請號: 202220205548.X
• 申請日: 2022-01-25
• 公開（公告）號: CN216958001U
• 公開（公告）日: 2022-07-12
• 發明（設計）人: 呂文隆
• 申請（專利權）人: 日月光半導體制造股份有限公司
• 主分類號: H01L23/31
• 分類號: H01L23/31;H01L23/13;H01L23/538;H01L25/07
• 代理公司: 北京植德律師事務所 11780
• 代理人: 唐華東

本申請提供的半導體封裝結構，通過將橋接重布線層設于基板的容置空間的最底部，以使橋接重布線層盡可能遠離電子元件的折角處(應力集中處)，由此可以避免與電子元件接觸的填充材由于應力集中處而產生的裂紋(crack)向下延伸破壞橋接重布線層。

技術領域

本申請涉及半導體技術領域，具體涉及半導體封裝結構。

背景技術

現有的半導體封裝結構，例如FOCoS(Fan Out Chip on Substrate，扇出型基板上芯片)封裝結構，由于各材料的熱膨脹系數存在差異，在溫度變化時各材料的形變程度不同，導致在熱制程中，各材料膨脹相互擠壓而產生壓力，而由于芯片具有折角，該處容易成為應力集中處，因此與芯片接觸的底部填充材容易由應力集中處而產生裂紋(crack)，進而裂紋可能向下延伸破壞重布線層。

實用新型內容

本申請提供了一種半導體封裝結構，包括：

基板，具有容置空間；

橋接重布線層，設于所述容置空間內，所述橋接重布線層的上表面與所述基板的上表面之間的距離大于所述橋接重布線層的上表面與所述基板的下表面之間的距離；

第一電子元件和第二電子元件，間隔設于所述基板上，所述橋接重布線層分別與所述第一電子元件和所述第二電子元件電連接。

在一些可選的實施方式中，還包括：

導電柱，設于所述橋接重布線層上，所述導電柱的上表面高于所述基板的上表面。

在一些可選的實施方式中，所述橋接重布線層具有兩個側表面，所述兩個側表面分別與所述容置空間的內側壁的距離不相等。

在一些可選的實施方式中，所述橋接重布線層的下表面與所述基板的下表面齊平。

在一些可選的實施方式中，還包括：

介電層，填充于所述容置空間以及延伸至所述基板的上表面，以包覆所述橋接重布線層和所述導電柱。

在一些可選的實施方式中，所述介電層露出所述導電柱的上端部。

在一些可選的實施方式中，還包括：

重布線層，設于所述基板和所述介電層上且與所述導電柱電連接，所述第一電子元件和所述第二電子元件間隔設于所述重布線層上且分別與所述重布線層電連接。

在一些可選的實施方式中，還包括：

填充材，填充于所述第一電子元件的底部和所述第二電子元件的底部。

在一些可選的實施方式中，還包括：

模封層，包覆所述第一電子元件和所述第二電子元件。

在一些可選的實施方式中，所述基板具有用于增加結構強度的纖維。

本申請提供的半導體封裝結構，通過將橋接重布線層設于基板的容置空間的最底部，以使橋接重布線層盡可能遠離電子元件的折角處(應力集中處)，由此可以避免與電子元件接觸的填充材由于應力集中處而產生的裂紋(crack)向下延伸破壞橋接重布線層。

附圖說明

通過閱讀參照以下附圖所作的對非限制性實施例所作的詳細描述，本申請的其它特征、目的和優點將會變得更明顯：

圖1至圖7是根據本申請實施例的半導體封裝結構的第一結構示意圖至第七結構示意圖；

圖8至圖17是根據本申請實施例的半導體封裝結構的制造過程中的結構示意圖。

符號說明：