[實(shí)用新型]一種CPU與FPGA自動(dòng)控制啟動(dòng)電路

有效

• 申請(qǐng)?zhí)枺?/td>: 202220074611.0
• 申請(qǐng)日: 2022-01-12
• 公開（公告）號(hào): CN217238764U
• 公開（公告）日: 2022-08-19
• 發(fā)明（設(shè)計(jì)）人: 周柯;王曉明;林翔宇;李肖博;宋益;習(xí)偉;李文偉;彭博雅
• 申請(qǐng)（專利權(quán)）人: 廣西電網(wǎng)有限責(zé)任公司電力科學(xué)研究院;南方電網(wǎng)數(shù)字電網(wǎng)研究院有限公司
• 主分類號(hào): G06F1/26
• 分類號(hào): G06F1/26;H03K17/567
• 代理公司: 南寧東智知識(shí)產(chǎn)權(quán)代理事務(wù)所(特殊普通合伙) 45117
• 代理人: 黎華艷;裴康明

本實(shí)用新型屬于智能電網(wǎng)控制領(lǐng)域，具體涉及一種CPU與FPGA自動(dòng)控制啟動(dòng)電路。本實(shí)用新型包括電源系統(tǒng)、邏輯門模塊、控制開關(guān)模塊、CPU系統(tǒng)、FPGA系統(tǒng)。采用邏輯門的輸出信號(hào)控制控制開關(guān)模塊的斷開和閉合，進(jìn)而實(shí)現(xiàn)控制CPU系統(tǒng)的斷電或通電。打開電源系統(tǒng)，F(xiàn)PGA系統(tǒng)上電完成配置時(shí)，邏輯門模塊輸出的信號(hào)就控制CPU系統(tǒng)通電進(jìn)而實(shí)現(xiàn)CPU系統(tǒng)自啟動(dòng)，本實(shí)用新型無需采用硬件延時(shí)來實(shí)現(xiàn)，并且不用修改硬件的延時(shí)時(shí)間，不管FPGA系統(tǒng)配置多長時(shí)間，只有在FPGA系統(tǒng)配置完成后才通過邏輯門模塊控制控制開關(guān)模塊通電，因而解除了硬件延時(shí)的時(shí)間限制，提高了FPGA系統(tǒng)與CPU系統(tǒng)協(xié)同工作時(shí)的自適應(yīng)性。

技術(shù)領(lǐng)域

本實(shí)用新型屬于智能電網(wǎng)控制領(lǐng)域，具體涉及一種CPU與FPGA自動(dòng)控制啟動(dòng)電路。

背景技術(shù)

隨著我國智能電網(wǎng)的數(shù)字化與智能化的高速發(fā)展，大量應(yīng)用于智能電網(wǎng)的智能設(shè)備需要強(qiáng)大的數(shù)據(jù)處理能力以及低延遲的海量數(shù)據(jù)通信能力，因此設(shè)計(jì)制造的智能設(shè)備往往需要CPU的PCIE接口與FPGA進(jìn)行高速數(shù)據(jù)交換。

在CPU與FPGA協(xié)同工作的系統(tǒng)中，特別是兩者之間采用PCI/PCIE總線通信的系統(tǒng)中，需要FPGA在CPU進(jìn)入BIOS之前加載并配置好其PCI/PCIE功能，否則會(huì)導(dǎo)致CPU在硬件初始化時(shí)失敗。隨著智能電網(wǎng)功能需求不斷增多，F(xiàn)PGA配置程序越來越大，導(dǎo)致配置時(shí)間過長（超過100ms），CPU啟動(dòng)時(shí)還未配置PCIE從設(shè)備，導(dǎo)致CPU無法正確識(shí)別，致使整個(gè)系統(tǒng)初始化失敗。

目前，在CPU與FPGA協(xié)同工作的系統(tǒng)中，通常在系統(tǒng)電源正常啟動(dòng)后，通過硬件延時(shí)一定的時(shí)間，使得FPGA優(yōu)先完成配置過程，從而保證CPU的正常啟動(dòng)。雖然這種方法能夠使系統(tǒng)正常初始化，但是硬件延時(shí)時(shí)間是固定的，不易修改的。

發(fā)明內(nèi)容

為了解決上述問題，本實(shí)用新型提供了一種CPU與FPGA自動(dòng)控制啟動(dòng)電路，具體技術(shù)方案如下：

一種CPU與FPGA自動(dòng)控制啟動(dòng)電路，包括電源系統(tǒng)、邏輯門模塊、控制開關(guān)模塊、CPU系統(tǒng)、FPGA系統(tǒng)；所述電源系統(tǒng)的輸出端分別與邏輯門模塊的輸入端、FPGA系統(tǒng)的輸入端、控制開關(guān)模塊的輸入端電性連接；所述FPGA系統(tǒng)的輸出端與邏輯門模塊的輸入端電性連接；所述邏輯門模塊的輸入端與控制開關(guān)模塊的輸入端連接；所述控制開關(guān)模塊的輸出端與CPU系統(tǒng)的輸入端電性連接；

所述電源系統(tǒng)用于給CPU系統(tǒng)、FPGA系統(tǒng)提供工作電源；

所述邏輯門模塊用于分別采集電源系統(tǒng)和FPGA系統(tǒng)的輸出信號(hào)，并進(jìn)行處理輸出控制信號(hào)至控制開關(guān)模塊；所述控制開關(guān)模塊用于根據(jù)邏輯門模塊輸出的控制信號(hào)控制開關(guān)進(jìn)行斷開或閉合，進(jìn)而實(shí)現(xiàn)電源系統(tǒng)與CPU系統(tǒng)斷開連接或者正常連接。

優(yōu)選地，所述邏輯門模塊包括與門。

優(yōu)選地，所述控制開關(guān)模塊包括下拉電阻R4、三極管Q2、上拉電阻R3、PMOS管Q1；所述邏輯門模塊的輸出端分別與下拉電阻R4的一端、三極管Q2的基極連接；所述下拉電阻R4的另一端和所述三極管Q2的發(fā)射極分別接地；所述三極管Q2的集電極分別連接至PMOS管Q1的柵極、上拉電阻R3的一端；所述上拉電阻的另一端分別與電源系統(tǒng)的輸出端、PMOS管Q1的漏極連接；所述PMOS管Q1的源極與CPU系統(tǒng)的供電端連接。

優(yōu)選地，所述三極管Q2為NPN三極管。

優(yōu)選地，所述電源系統(tǒng)包括AC-DC模塊、分壓模塊；所述AC-DC模塊的輸入端與市電220交流電連接；所述AC-DC模塊的輸出端分別與分壓模塊、FPGA系統(tǒng)和控制開關(guān)模塊的輸入端連接；所述分壓模塊的輸出端與邏輯門模塊的輸入端連接；

所述AC-DC模塊用于將市電220交流電轉(zhuǎn)換為12V直流電；所述分壓模塊用于對(duì)AC-DC模塊輸出的12V直流電進(jìn)行分壓，并將分壓后的信號(hào)輸出至邏輯門模塊的輸入端。