[發(fā)明專利]實(shí)現(xiàn)電路調(diào)試的系統(tǒng)、現(xiàn)場(chǎng)可編程邏輯門陣列及上位機(jī)

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• 申請(qǐng)?zhí)枺?/td>: 202211659147.2
• 申請(qǐng)日: 2022-12-22
• 公開（公告）號(hào): CN115963388A
• 公開（公告）日: 2023-04-14
• 發(fā)明（設(shè)計(jì)）人: 敦洋洋;孫莉莉;杜金鳳;張茹;趙井坤
• 申請(qǐng)（專利權(quán)）人: 廣東高云半導(dǎo)體科技股份有限公司
• 主分類號(hào): G01R31/317
• 分類號(hào): G01R31/317;G01R31/3177;G01R31/3185
• 代理公司: 北京安信方達(dá)知識(shí)產(chǎn)權(quán)代理有限公司 11262
• 代理人: 蔣冬梅;李丹

本文公開一種實(shí)現(xiàn)電路調(diào)試的系統(tǒng)、現(xiàn)場(chǎng)可編程邏輯門陣列及上位機(jī)，包括：上位機(jī)和現(xiàn)場(chǎng)可編程邏輯門陣列(FPGA)；其中，F(xiàn)PGA內(nèi)部虛擬化設(shè)置虛擬端口單元，上位機(jī)通過聯(lián)合測(cè)試工作組(JTAG)端口連接虛擬端口單元，虛擬端口單元包括控制器模塊和數(shù)據(jù)端口模塊，控制器模塊位于數(shù)據(jù)端口模塊和上位機(jī)之間，數(shù)據(jù)端口模塊包含若干輸出端口，各輸出端口與一個(gè)脈沖模塊連接；上位機(jī)通過JTAG端口向虛擬端口單元發(fā)送為脈沖模塊提供激勵(lì)信號(hào)的寫入指令；控制器模塊根據(jù)寫入指令，將激勵(lì)信號(hào)通過輸出端口輸出至脈沖模塊。本發(fā)明實(shí)施例通過虛擬化設(shè)置的虛擬端口單元向脈沖模塊輸出激勵(lì)信號(hào)，減少了實(shí)體按鍵和外部端口的使用，規(guī)避了實(shí)體按鍵的數(shù)量限制和抖動(dòng)干擾問題。

技術(shù)領(lǐng)域

本文涉及但不限于電子設(shè)計(jì)自動(dòng)化技術(shù)，尤指一種實(shí)現(xiàn)電路調(diào)試的系統(tǒng)、現(xiàn)場(chǎng)可編程邏輯門陣列及上位機(jī)。

背景技術(shù)

相關(guān)技術(shù)中，通常使用邏輯分析儀如示波器對(duì)現(xiàn)場(chǎng)可編程邏輯門陣列(FPGA)進(jìn)行調(diào)試，對(duì)于內(nèi)部信號(hào)(電路中會(huì)發(fā)生變化的信號(hào))的測(cè)試，需要將這些內(nèi)部信號(hào)定義為輸出(output)后引出到FPGA的外部管腳進(jìn)行測(cè)量，如果信號(hào)位寬較大，則會(huì)占用大量FPGA管腳，且不便通過示波器測(cè)量；為解決這一問題，F(xiàn)PGA廠商在其電子設(shè)計(jì)自動(dòng)化(EDA)工具上集成片上邏輯分析儀，通過聯(lián)合測(cè)試工作組(JTAG)接口實(shí)時(shí)獲取FPGA的信號(hào)數(shù)據(jù)，將FPGA的信號(hào)數(shù)據(jù)存儲(chǔ)到片上存儲(chǔ)器后，通過上位機(jī)圖形顯示FPGA的運(yùn)行狀態(tài)，從而提高了FPGA的調(diào)試效率。

在FPGA調(diào)試過程中，經(jīng)常會(huì)遇到需要脈沖工作的模塊，通常脈沖模塊的激勵(lì)使用按鍵驅(qū)動(dòng)，當(dāng)脈沖激勵(lì)較多時(shí)，需要使用多個(gè)按鍵驅(qū)動(dòng)脈沖模塊，多個(gè)按鍵的設(shè)置不便于進(jìn)行激勵(lì)輸入，且需要考慮按鍵消抖，影響FPGA的調(diào)試效率；當(dāng)脈沖激勵(lì)較多時(shí)，如何提升FPGA調(diào)試的效率和準(zhǔn)確度，成為一個(gè)有待解決的問題。

發(fā)明內(nèi)容

以下是對(duì)本文詳細(xì)描述的主題的概述。本概述并非是為了限制權(quán)利要求的保護(hù)范圍。

本發(fā)明實(shí)施例提供一種實(shí)現(xiàn)電路調(diào)試的系統(tǒng)、現(xiàn)場(chǎng)可編程邏輯門陣列及上位機(jī)，能夠減少FPGA調(diào)試過程中實(shí)體按鍵的使用，提升FPGA調(diào)試的效率和準(zhǔn)確度。

本發(fā)明實(shí)施例提供了一種實(shí)現(xiàn)電路調(diào)試的系統(tǒng)，包括：上位機(jī)和現(xiàn)場(chǎng)可編程邏輯門陣列FPGA；其中，F(xiàn)PGA內(nèi)部虛擬化設(shè)置虛擬端口單元，上位機(jī)通過聯(lián)合測(cè)試工作組JTAG端口連接虛擬端口單元，虛擬端口單元包括控制器模塊和數(shù)據(jù)端口模塊，控制器模塊位于數(shù)據(jù)端口模塊和上位機(jī)之間，數(shù)據(jù)端口模塊包含一個(gè)以上輸出端口，每一個(gè)輸出端口與FPGA內(nèi)的一個(gè)脈沖模塊連接；

上位機(jī)設(shè)置為：通過JTAG端口向虛擬端口單元發(fā)送為需要激勵(lì)的脈沖模塊提供激勵(lì)信號(hào)的寫入指令；

控制器模塊設(shè)置為：根據(jù)接收的寫入指令，將預(yù)先設(shè)定的激勵(lì)信號(hào)通過與脈沖模塊連接的輸出端口輸出至需要激勵(lì)的脈沖模塊。

另一方面，本發(fā)明實(shí)施例還提供一種計(jì)算機(jī)存儲(chǔ)介質(zhì)，所述計(jì)算機(jī)存儲(chǔ)介質(zhì)中存儲(chǔ)有計(jì)算機(jī)程序，所述計(jì)算機(jī)程序被處理器執(zhí)行時(shí)實(shí)現(xiàn)上述圖像處理的方法。

再一方面，本發(fā)明實(shí)施例還提供一種實(shí)現(xiàn)電路調(diào)試的現(xiàn)場(chǎng)可編程邏輯門陣列，包括：內(nèi)部虛擬化設(shè)置虛擬端口單元，虛擬端口單元通過JTAG端口與上位機(jī)連接，虛擬端口單元包括控制器模塊和數(shù)據(jù)端口模塊，控制器模塊位于數(shù)據(jù)端口模塊和上位機(jī)之間，數(shù)據(jù)端口模塊包含一個(gè)以上輸出端口，每一個(gè)輸出端口與FPGA內(nèi)的一個(gè)脈沖模塊連接；

控制器模塊設(shè)置為：根據(jù)接收的來自上位機(jī)的寫入指令，將預(yù)先設(shè)定的激勵(lì)信號(hào)通過與脈沖模塊連接的輸出端口輸出至需要激勵(lì)的脈沖模塊。

還一方面，本發(fā)明實(shí)施例還提供一種實(shí)現(xiàn)電路調(diào)試的上位機(jī)，上位機(jī)通過聯(lián)合測(cè)試工作組JTAG端口連接FPGA內(nèi)部虛擬化設(shè)置的虛擬端口單元，虛擬端口單元包括控制器模塊和數(shù)據(jù)端口模塊；