[發明專利]一種芯片測試方法、裝置和系統

在審

• 申請號: 202211646246.7
• 申請日: 2022-12-21
• 公開（公告）號: CN116148629A
• 公開（公告）日: 2023-05-23
• 發明（設計）人: 梁永元;黃明強
• 申請（專利權）人: 珠海一微半導體股份有限公司
• 主分類號: G01R31/28
• 分類號: G01R31/28
• 代理公司: 暫無信息
• 代理人: 暫無信息

本申請公開了一種芯片測試方法、裝置和系統，所述芯片測試方法通過總線協議庫將測試程序進行協議化，協議化后的測試程序滿足待測芯片的總線協議的傳輸要求，使得測試程序可以通過總線接口傳輸到待測芯片中，不需要額外占用待測芯片其他的IO口作為測試模式引腳，節約了芯片寶貴的管腳資源。進一步地，降低了ATE平臺測試單顆芯片所需的通道資源，使得ATE平臺可以同時測試更多的芯片，實現最大化site并行測試，大大降低了測試成本。

技術領域

本申請涉及芯片測試領域，具體涉及一種芯片測試方法、裝置和系統。

背景技術

一款芯片的成本，影響著產品的競爭力，在芯片面積一定的情況下，需要盡量降低測試成本。降低芯片測試成本的方法有兩種：一是降低每個芯片的測試時間；二是增加同時測試芯片的數量(可同時測試的芯片數量由測試設備的通道數決定)。即，測試的芯片數目越多、速度越快，測試成本就越低。但是，目前的芯片測試方法在設計測試模式時，仍需要額外占用過多普通功能的IO口作為測試模式引腳，使得測試設備無法節約通道資源，降低了同時可以進行測試的芯片的數量，而且過多的IO口占用對小封裝芯片來說也很不友好。

發明內容

本申請提供了一種芯片測試方法、裝置和系統，具體技術方案如下：

一種芯片測試方法，所述測試方法具體包括：基于待測芯片的總線協議以及總線協議庫，上位機將測試程序進行協議化，得到協議化后的測試程序，然后將協議化后的測試程序轉化成可以在當前ATE平臺上運行的測試程序，并通過ATE平臺將ATE平臺處理后的測試程序傳輸給待測芯片以進行芯片測試；其中，協議化后的測試程序滿足待測芯片的總線協議的傳輸要求，待測芯片通過總線接口接收ATE平臺處理后的測試程序。

進一步地，所述總線協議庫包括SWD協議化函數，當所述總線協議是SWD協議時，所述總線接口為SW-DP接口，所述SW-DP接口包括SWDIO管腳和SWDCLK管腳，所述待測芯片通過SWDIO管腳和SWDCLK管腳接收ATE平臺處理后的測試程序。

進一步地，所述上位機將測試程序進行協議化，得到協議化后的測試程序的方法具體包括：上位機檢測待測芯片的總線協議，向待測芯片發送讀寫請求，如果芯片返回預設的電平信號，則判定待測芯片使用的是SWD協議，然后上位機在測試程序中插入幀頭幀尾，得到協議化后的測試程序；其中，所述幀頭幀尾使得測試程序滿足SWD協議的傳輸要求。

進一步地，所述幀頭具體包括：復位待測芯片；控制待測芯片進入調試模式；寫測試程序到待測芯片的寄存器或存儲器；所述幀尾具體包括：設置程序執行指針，釋放復位，使得待測芯片從寄存器或存儲器中執行測試程序。

進一步地，所述總線協議庫包括IIC協議化函數，當所述總線協議是IIC協議時，所述總線接口為IIC接口，所述IIC接口包括SDA管腳和SCLK管腳，所述待測芯片通過SDA管腳和SCLK管腳接收ATE平臺處理后的測試程序。

進一步地，所述上位機將測試程序進行協議化，得到協議化后的測試程序的方法具體包括：上位機檢測待測芯片的總線協議，向待測芯片發送讀寫請求，如果芯片返回低電平的ACK信號，則判定待測芯片使用的是IIC協議，然后上位機在測試程序中插入幀頭幀尾，得到協議化后的測試程序；其中，所述幀頭幀尾使得測試程序滿足IIC協議的傳輸要求。

進一步地，所述幀頭具體包括：產生IIC協議開始信號；指定待測芯片的地址幀和訪問的寄存器或存儲器的地址幀；寫測試程序到待測芯片的寄存器或存儲器；所述幀尾具體包括：產生IIC協議結束信號；預設時間后，依次發送下電信號和上電信號至待測芯片，使得待測芯片從寄存器或存儲器中執行測試程序。

一種芯片測試裝置，所述裝置用于實現所述的芯片測試方法，所述裝置包括：ATE平臺，跟待測芯片連接，用于將滿足待測芯片總線協議傳輸要求的測試程序傳輸給待測芯片；待測芯片，通過總線接口接收ATE平臺處理后的測試程序。