[發(fā)明專利]一種垂直型CMOS電路結(jié)構(gòu)及其制作方法

在審

• 申請(qǐng)?zhí)枺?/td>: 202211599448.0
• 申請(qǐng)日: 2022-12-12
• 公開（公告）號(hào): CN116013858A
• 公開（公告）日: 2023-04-25
• 發(fā)明（設(shè)計(jì)）人: 常玉春;程禹;申人升;婁珊珊;鐘國(guó)強(qiáng);曲楊;潘沖
• 申請(qǐng)（專利權(quán)）人: 大連理工大學(xué)
• 主分類號(hào): H01L21/8238
• 分類號(hào): H01L21/8238;H01L27/092
• 代理公司: 遼寧鴻文知識(shí)產(chǎn)權(quán)代理有限公司 21102
• 代理人: 王海波

本發(fā)明提出一種垂直型CMOS電路結(jié)構(gòu)及其制作方法，屬于集成電路領(lǐng)域。制作步驟如下：在P型摻雜襯底上制作NMOS器件；在N型摻雜襯底上制作PMOS器件；分別制作與PMOS、NMOS中源、漏、柵相連接的金屬接觸點(diǎn)；利用鍵合設(shè)備對(duì)兩片晶圓進(jìn)行鍵合；對(duì)鍵合后晶圓進(jìn)行減薄，并完成后續(xù)工藝；鍵合時(shí)，1個(gè)NMOS器件與多個(gè)PMOS器件形成垂直型CMOS結(jié)構(gòu)，或者1個(gè)PMOS器件與兩個(gè)以上NMOS器件形成垂直型CMOS結(jié)構(gòu)。本發(fā)明的垂直型CMOS電路結(jié)構(gòu)可以提高載流子遷移率；可以降低MOS管噪聲；電路結(jié)構(gòu)中將不存在閂鎖效應(yīng)；能提高單位面積內(nèi)的晶體管數(shù)量；將省略部分光刻、刻蝕、注入和沉積工藝，提高生產(chǎn)效率。

技術(shù)領(lǐng)域

本發(fā)明屬于集成電路領(lǐng)域，具體涉及一種新型的CMOS電路結(jié)構(gòu)及其制作方法。

背景技術(shù)

在有限的面積上實(shí)現(xiàn)更高速度，更低噪聲，更低功耗，是集成電路工程師不變的追求。傳統(tǒng)平面型CMOS電路結(jié)構(gòu)中，通過使用阱工藝在同一晶圓上制造NMOS和PMOS，實(shí)現(xiàn)電路集成。由于阱中的摻雜濃度遠(yuǎn)高于襯底的摻雜濃度，使得阱中MOS管的載流子遷移率降低，已知遷移率與MOS電流成正比，遷移率的降低將限制器件速度。此外MOS管噪聲也隨摻雜濃度的升高而升高。因?yàn)橼宓拇嬖冢档土似骷芏?，并且存在閂鎖效應(yīng)。

不同于以往設(shè)計(jì)過程中修改器件參數(shù)以實(shí)現(xiàn)電路性能的折中，本發(fā)明提出一種垂直型CMOS電路結(jié)構(gòu)，分別將NMOS與PMOS做在兩片晶圓上，通過低溫鍵合工藝對(duì)兩片晶圓進(jìn)行鍵合，實(shí)現(xiàn)電路集成。這一過程不使用阱工藝，將提高載流子遷移率和器件密度?？梢钥s小電路尺寸，在不犧牲功耗的情況下提高電路速度，并減小MOS管噪聲。同時(shí)還降低了工藝復(fù)雜程度。

發(fā)明內(nèi)容

本發(fā)明提出一種垂直型CMOS電路結(jié)構(gòu)及其制作方法。解決阱工藝引入的高濃度摻雜導(dǎo)致載流子遷移率下降問題，并提高器件密度。進(jìn)一步可以提高電路性能，縮小集成電路尺寸。

本發(fā)明采用的技術(shù)方案如下：

本發(fā)明提供一種垂直型CMOS電路結(jié)構(gòu)的制作方法，步驟如下：

(1)在P型摻雜襯底上制作NMOS器件；

(2)在N型摻雜襯底上制作PMOS器件；

(3)分別制作與PMOS、NMOS中源、漏、柵相連接的金屬接觸點(diǎn)；

(4)利用鍵合設(shè)備對(duì)兩片晶圓進(jìn)行鍵合；

(5)對(duì)鍵合后晶圓進(jìn)行減薄，并完成后續(xù)工藝；

鍵合時(shí)，1個(gè)NMOS器件與多個(gè)PMOS器件形成垂直型CMOS結(jié)構(gòu)，或者1個(gè)PMOS器件與兩個(gè)以上NMOS器件形成垂直型CMOS結(jié)構(gòu)。

本發(fā)明還提供一種上述方法制作得到的垂直型CMOS電路結(jié)構(gòu)。

與現(xiàn)有結(jié)構(gòu)相比，該結(jié)構(gòu)有如下優(yōu)點(diǎn)：

(1)提高載流子遷移率；

(2)可以降低MOS管噪聲；

(3)電路結(jié)構(gòu)中將不存在閂鎖效應(yīng)；

(4)提高單位面積內(nèi)的晶體管數(shù)量；

(5)將省略部分光刻、刻蝕、注入和沉積工藝，提高生產(chǎn)效率。

附圖說明

圖1制作在P型襯底上的NMOS器件.

圖2制作在N型襯底上的PMOS器件。

圖3制作完金屬接觸點(diǎn)的NMOS器件。

圖4制作完金屬接觸點(diǎn)的PMOS器件。

圖5完成鍵合的垂直CMOS結(jié)構(gòu)。

圖6完成減薄工藝的器件。