[發明專利]可編程邏輯器件的線網延遲估算方法、裝置、設備及介質

在審

• 申請號: 202211535900.7
• 申請日: 2022-12-02
• 公開（公告）號: CN115859883A
• 公開（公告）日: 2023-03-28
• 發明（設計）人: 張恒;張敏
• 申請（專利權）人: 深圳市紫光同創電子有限公司
• 主分類號: G06F30/347
• 分類號: G06F30/347
• 代理公司: 深圳國新南方知識產權代理有限公司 44374
• 代理人: 張亞娟

本申請公開了一種可編程邏輯器件的線網延遲估算方法、裝置、設備及介質。該方法包括：將可編程邏輯器件劃分為若干個區域，并獲取區域內的可編程互連線；根據區域內布局資源的位置確定區域內由可編程互連線組成所有的線網路徑，并計算每一個線網路徑的延遲，線網路徑用于為區域內擁有連接關系的兩個布局資源提供布線資源；根據區域內擁有連接關系的布局資源之間的線網時序要求在布局資源之間適配線網路徑，將線網路徑的延遲作為布局資源之間的線網延遲。本申請提供的可編程邏輯器件的線網延遲估算方法，根據線網時序要求為布局資源適配線網路徑，將線網路徑的延遲作為估算結果，考慮到了區域內的可編程互連線，因此能更準確地估算出線網延遲。

技術領域

本申請屬于集成電路技術領域，涉及一種可編程邏輯器件的線網延遲估算方法、裝置、設備及介質。

背景技術

布局和布線是可編程邏輯器件通過設計軟件進行設計的關鍵流程，FPGA(FieldProgrammableGateArray，現場可編程門陣列)是常用可編程邏輯器件的主要類型之一，以FPGA為例，布局的目的是將FPGA設計網表中的設計單元放置到FPGA的可編程邏輯模塊上，布線的目的是在布局完成后，通過FPGA中的可編程互連線配置設計網表中的設計線網，設計線網用于連接設計單元。

為了提高FPGA的設計性能，FPGA的布局流程和布線流程需要計算時序驅動，時序驅動的好壞由設計線網的延遲決定，由于布局流程沒有可編程互連線的走線信息，因此會進行延遲估算，即布局流程延遲估算的準確性是對FPGA性能影響最重要的因素。

傳統的延遲估算方法為：通過運行大量的測試用例，根據使用測試用例時設計線網的實際延遲和距離，擬合出距離-延時估算公式，在布局流程和布線流程使用擬合出的估算公式計算延遲。

然而基于擬合出的估算公式計算線網延遲雖然有著實現簡單的特點，但是在FPGA器件中，因為可編程互連線的延遲和距離是離散關系，因此很難產生準確的延遲和距離的數學關系模型，尤其是在可編程互連線走線較長的情況下，此時線網是由很多個可編程互連線級聯連接的，而在實際的布線流程中，線網是不同類型的可編程互連線的配置組合，并且每種類型的可編程互連線資源都是有限的，所以實際的線網延遲具有較大的隨機性，這也導致在布局流程中，不可能擬合出較為準確的長度-延遲估算公式，即傳統的延遲估算方法所計算出的結構仍然有較大的誤差，這對布局流程的時序優化產生了不利的影響。

發明內容

本申請的目的在于提供一種可編程邏輯器件的線網延遲估算方法、裝置、設備及介質，以解決現有的線網延遲估算方法所計算的延遲不夠準確的技術問題。

為解決上述技術問題，本申請的技術方案如下：

本申請提供一種可編程邏輯器件的線網延遲估算方法，包括：

將可編程邏輯器件劃分為若干個區域，并獲取所述區域內的可編程互連線和所述區域內已布局的布局資源；

根據所述區域內布局資源的位置確定所述區域內由所述可編程互連線組成的線網路徑，并計算每一個所述線網路徑的延遲，所述線網路徑用于為所述區域內擁有連接關系的任兩個所述布局資源提供布線資源；

根據所述區域內擁有連接關系的所述布局資源之間的線網時序要求在所述布局資源之間適配所述線網路徑，將所述線網路徑的延遲作為所述布局資源之間的線網延遲。

進一步地，所述計算每一個所述線網路徑的延遲的步驟，包括：

獲取所述線網路徑中每一個可編程互連線的類型，確定不同類型的所述可編程互連線的延遲；

累加每一個所述可編程互連線的延遲，確定所述線網路徑的延遲。

進一步地，所述根據所述區域內擁有連接關系的所述布局資源之間的線網時序要求在所述布局資源之間適配所述線網路徑的步驟，包括：