[發(fā)明專利]一種復(fù)合回波信號模擬器

有效

• 申請?zhí)枺?/td>: 202211473944.1
• 申請日: 2022-11-22
• 公開（公告）號: CN115754946B
• 公開（公告）日: 2023-10-20
• 發(fā)明（設(shè)計）人: 李繼鋒;孫有為;李晃;朱文明;張昕雨;陳思揚(yáng)
• 申請（專利權(quán)）人: 揚(yáng)州宇安電子科技有限公司
• 主分類號: G01S7/40
• 分類號: G01S7/40
• 代理公司: 南京華恒專利代理事務(wù)所(普通合伙) 32335
• 代理人: 裴素艷

1.一種復(fù)合回波信號模擬器，其特征在于：包括時鐘單元、采集回放單元、時鐘單元、接收調(diào)制單元、調(diào)制計算單元和接口單元；所述接收調(diào)制單元分別與采集回放單元、調(diào)制計算單元和接口單元相互連接，時鐘單元連接于采集回放單元并向采集回放單元發(fā)送時鐘信號；

所述采集回放單元包括兩個模數(shù)轉(zhuǎn)換模塊ADC和三個數(shù)模轉(zhuǎn)換器DAC；兩個模數(shù)轉(zhuǎn)換模塊分別將接收到的兩路不同增益模擬信號模數(shù)轉(zhuǎn)換為數(shù)字信號，并將轉(zhuǎn)換后的數(shù)字信號發(fā)送給接收調(diào)制單元；三個數(shù)模轉(zhuǎn)換器將從接收調(diào)制單元收到的三路中頻數(shù)字回波信號數(shù)模轉(zhuǎn)換為模擬信號；

所述接收調(diào)制單元包括兩個FPGA；兩個FPGA之間通過高速差分互連線相連，且兩個FPGA分別接收對應(yīng)模數(shù)轉(zhuǎn)換模塊發(fā)出的中頻數(shù)字信號、調(diào)制計算單元發(fā)送的調(diào)制數(shù)據(jù)和指令回傳信息以及接口單元的控制指令和設(shè)置參數(shù)；然后將從接口單元接收到的控制指令和設(shè)置參數(shù)發(fā)送給調(diào)制計算單元，然后將調(diào)制計算單元調(diào)制后的回波信號發(fā)送給數(shù)模轉(zhuǎn)換模塊，并將調(diào)制計算單元依據(jù)接收的控制指令和設(shè)置參數(shù)給出回傳信息發(fā)送給接口單元；

所述調(diào)制計算單元包括數(shù)字信號處理器，通過數(shù)字信號處理器來接收接收調(diào)制單元傳遞的控制指令和設(shè)置參數(shù)，然后進(jìn)行目標(biāo)回波/雜波/干擾信號的調(diào)制數(shù)據(jù)計算，并發(fā)送調(diào)制數(shù)據(jù)或指令回傳信息給接收調(diào)制單元；

所述接口單元接收外接的主控計算機(jī)經(jīng)串口發(fā)送的控制指令和設(shè)置參數(shù)，并發(fā)送給接收調(diào)制單元，或者接收接收調(diào)制單元發(fā)送的回傳數(shù)據(jù)并發(fā)送給主控計算機(jī)。

2.根據(jù)權(quán)利要求1所述的復(fù)合回波信號模擬器，其特征在于：所述FPGA包括信號接收檢測子模塊、PDW參數(shù)測量子模塊、信號數(shù)據(jù)緩存子模塊和信號調(diào)制子模塊；

所述信號接收檢測子模塊將模數(shù)轉(zhuǎn)換模塊所發(fā)送的中頻數(shù)字信號進(jìn)行數(shù)字信道化分析和信號檢測，并檢測結(jié)果用于收發(fā)波門控制同時傳遞給PDW參數(shù)測量子模塊和信號數(shù)據(jù)緩存子模塊；數(shù)字信道化分析是指將所得單路的數(shù)字信號根據(jù)時鐘信號等時間間隔地抽取為多路信號進(jìn)行并行傳輸，同時，每一個并行傳輸?shù)耐ǖ罏橐粋€信道，將獲得的數(shù)字信號經(jīng)過抽取分為多路信號進(jìn)行傳輸能夠達(dá)到提高檢測信噪比和降低信息調(diào)制速率的好處；

所述PDW參數(shù)測量子模塊進(jìn)行PDW的脈寬、重復(fù)周期、幅度、起始頻率、到達(dá)時間、帶寬、中心頻率，脈內(nèi)調(diào)制類型、脈內(nèi)調(diào)制參數(shù)的測量，并生成PDW參數(shù)，然后將PDW參數(shù)發(fā)送至調(diào)制計算單元；

所述信號數(shù)據(jù)緩存子模塊將信號接收檢測子模塊的檢測結(jié)果進(jìn)行信號數(shù)據(jù)選擇和信號數(shù)據(jù)緩存；

所述信號調(diào)制子模塊將從調(diào)制計算單元接收到的調(diào)制數(shù)據(jù)和信號數(shù)據(jù)緩存子模塊輸出的信號數(shù)據(jù)進(jìn)行卷積運(yùn)算，進(jìn)而實(shí)現(xiàn)目標(biāo)回波、雜波以及多假目標(biāo)型干擾信號的調(diào)制。

3.根據(jù)權(quán)利要求2所述的復(fù)合回波信號模擬器，其特征在于：同一個FPGA上的信號調(diào)制子模塊通過將點(diǎn)目標(biāo)調(diào)制結(jié)構(gòu)和時域卷積調(diào)制結(jié)構(gòu)并行處理來實(shí)現(xiàn)點(diǎn)目標(biāo)類型回波信號/雜波/多假目標(biāo)干擾信號的輸出；不同F(xiàn)PGA上的時域卷積調(diào)制結(jié)構(gòu)則進(jìn)行級聯(lián)處理，是指兩片F(xiàn)PGA上的時域卷積調(diào)制結(jié)構(gòu)采用級聯(lián)的方式，即將第二片F(xiàn)PGA上的時域卷積調(diào)制起始距離延時與第一片F(xiàn)PGA上的時域卷積調(diào)制最遠(yuǎn)距離延時銜接；

其中，所述點(diǎn)目標(biāo)調(diào)制結(jié)構(gòu)對輸入的信道分析后的信號數(shù)據(jù)進(jìn)行延時以及幅度相位調(diào)制，生成點(diǎn)目標(biāo)類型回波，所述點(diǎn)目標(biāo)類型回波包括目標(biāo)回波、航跡假目標(biāo)干擾、拖引干擾、速度閃爍干擾和多普勒阻塞干擾；

其中，所述時域卷積調(diào)制結(jié)構(gòu)生成雜波、多假目標(biāo)干擾的回波，每一片F(xiàn)PGA上的時域卷積調(diào)制結(jié)構(gòu)產(chǎn)生距離覆蓋范圍37.5公里的雜波或多假目標(biāo)；

所述回波信號樣式組合包括目標(biāo)回波、雜波和干擾信號的任意組合中的一種或多種；

所述干擾類型組合包括多假目標(biāo)干擾、航跡假目標(biāo)干擾、拖引干擾、速度閃爍干擾和多普勒阻塞干擾的任意組合中的一種或多種。

4.根據(jù)權(quán)利要求3所述的復(fù)合回波信號模擬器，其特征在于：所述點(diǎn)目標(biāo)調(diào)制結(jié)構(gòu)包含三個調(diào)制支路，每個調(diào)制支路的調(diào)制過程包括延時、幅度調(diào)制、相位調(diào)制，通過疊加可同時生成1～3個調(diào)制參數(shù)相互獨(dú)立的點(diǎn)目標(biāo)類型回波組合。

5.根據(jù)權(quán)利要求1所述的復(fù)合回波信號模擬器，其特征在于：所述時鐘單元采用時鐘驅(qū)動芯片產(chǎn)生1800MHz的時鐘信號給采集回放單元作采樣時鐘。