[發明專利]一種半導體結構的制備方法及半導體結構

在審

• 申請號: 202211462898.5
• 申請日: 2022-11-21
• 公開（公告）號: CN115763256A
• 公開（公告）日: 2023-03-07
• 發明（設計）人: 孔真真;張毅文;劉靖雄;任宇輝;王桂磊;李俊峰;周娜;高建峰;羅軍
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78
• 代理公司: 北京蘭亭信通知識產權代理有限公司 11667
• 代理人: 袁銘廣

本發明提供了一種半導體結構的制備方法及半導體結構，該半導體結構的制備方法通過在第二硅襯底上依次生長SiGe弛豫緩沖層和完全弛豫的SiGe應變弛豫層之后，將第二硅襯底上的SiGe應變弛豫層鍵合在第一硅襯底上的電介質層上，之后再去除第一硅襯底和SiGe弛豫緩沖層，并減薄SiGe應變弛豫層，最后在減薄后的SiGe應變弛豫層上外延生長拉應變硅層，實現高遷移率的拉應變硅層SOI結構，同時制造出高遷移率、少雜質沾污、低雜質沾污、高質量疊層結構以及溝道結構的全新納米片基片平臺。便于后續根據應用場景在拉應變硅層中制備諸如但不限于拉應變硅溝道等結構，為FD/GAAOI器件提供優良襯底。

技術領域

本發明涉及半導體技術領域，尤其涉及一種半導體結構的制備方法及半導體結構。

背景技術

在晶體管中引入應力是目前半導體工藝界目前所廣泛使用的一種技術，由于應力的引入，可以使材料產生拉應力或或者壓應力。應力的引入會使載流子的質量發生改變，提高晶體管中載流子的遷移率，可以制作相比于無應力襯底的的晶體管更低功耗以及更高遷移率的晶體管。因此引入拉應變溝道成為提高器件遷移率的主要方法。但是現有技術中，在電介質層上生長高質量的拉應變硅溝道較為困難。而且現有技術中，基于硅襯底的納米片集成，由于受到底部疊層材料質量限制而經常出現雜質沾污、晶格缺陷、氧化層缺陷、以及頂層硅均勻性難以保證等諸多問題。

發明內容

本發明提供了一種半導體結構的制備方法及半導體結構，實現高遷移率的拉應變硅層SOI結構。

第一方面，本發明提供了一種半導體結構的制備方法，該半導體結構的制備方法包括：在第一硅襯底上生長電介質層；在第二硅襯底上生長Si(硅)Ge(鍺)弛豫緩沖層，并在SiGe弛豫緩沖層上生長完全弛豫的SiGe應變弛豫層；將第二硅襯底上的SiGe應變弛豫層鍵合在第一硅襯底上的電介質層上；去除第一硅襯底和SiGe弛豫緩沖層，并減薄SiGe應變弛豫層；在減薄后的SiGe應變弛豫層上外延生長拉應變硅層。

在上述的方案中，提出了一種生長拉應變硅層的半導體結構的制備方法，通過在第二硅襯底上依次生長SiGe弛豫緩沖層和完全弛豫的SiGe應變弛豫層之后，將第二硅襯底上的SiGe應變弛豫層鍵合在第一硅襯底上的電介質層上，之后再去除第一硅襯底和SiGe弛豫緩沖層，并減薄SiGe應變弛豫層，最后在減薄后的SiGe應變弛豫層上外延生長拉應變硅層，從而實現高遷移率的拉應變硅層SOI結構。同時，由于SiGe應變弛豫層是在第二硅襯底上制備之后鍵合在第一硅襯底的電介質層上，所以不會對第一硅襯底造成雜質沾污、雜質沾污等，從而制造出高遷移率、少雜質沾污、低雜質沾污、高質量疊層結構以及溝道結構的全新納米片基片平臺。便于后續根據應用場景在拉應變硅層中制備諸如但不限于拉應變硅溝道等結構，為FD/GAA(gate-all-around)OI器件提供優良襯底。

在一個具體的實施方式中，減薄SiGe應變弛豫層包括：減薄SiGe應變弛豫層，直到剩余的SiGe應變弛豫層的厚度為5-100nm，通過先制備較厚的SiGe應變弛豫層之后，再減薄SiGe應變弛豫層，能夠提高剩余的SiGe應變弛豫層的質量，便于外延生長出更高質量的拉應變硅層。

在一個具體的實施方式中，SiGe弛豫緩沖層和SiGe應變弛豫層的材料均為Si_1-aGe_a；其中，a的取值從SiGe弛豫緩沖層的底部至SiGe弛豫緩沖層的頂部逐漸增加，并在SiGe應變弛豫層增至最大，且SiGe應變弛豫層中的a為固定值，提高SiGe應變弛豫層的質量，便于外延生長出更高質量的拉應變硅層。

在一個具體的實施方式中，a從SiGe弛豫緩沖層的底部取值0開始，逐漸增加至SiGe應變弛豫層取值為max；其中，max的取值范圍為0.2～0.45，提高SiGe應變弛豫層的質量，便于外延生長出更高質量的拉應變硅層。

在一個具體的實施方式中，電介質層的材料為SiOx、SiNx或Al₂O₃的單層或疊層組合，提高電介質層的質量。