[發明專利]基于多策略的考慮總線偏差的全局布線方法

在審

• 申請號: 202211416167.7
• 申請日: 2022-11-12
• 公開（公告）號: CN116306467A
• 公開（公告）日: 2023-06-23
• 發明（設計）人: 劉耿耿;許翁宇;余延濤;郭文忠
• 申請（專利權）人: 福州大學
• 主分類號: G06F30/394
• 分類號: G06F30/394;G06F30/392
• 代理公司: 福州元創專利商標代理有限公司 35100
• 代理人: 郭東亮;蔡學俊

本發明提出基于多策略的考慮總線偏差的全局布線方法，用于優化現有2.5D方法在總線時序匹配方面存在的不足，包括以下步驟；步驟S1、在2.5D全局布線的初始階段，使用總線的邊轉移策略，優先將位于潛在擁塞布線區域內的非總線布線邊進行轉移，移動到不擁塞的布線區域，緩解局部過度擁塞并避免總線的移動造成總線偏差增大；步驟S2、在產生初始布線方案時，區分總線以及非總線，搜尋非總線線網代價最小的布線路徑，避免因非總線線網過多占用總線區域的布線資源造成總線發生過多溢出；步驟S3、生成初始布線方案后；在拆線重布階段，以考慮總線的拓撲優化策略來進行拓撲優化，避免溢出并減少總線偏差；本發明能優化現有2.5D方法在總線時序匹配方面存在的不足。

技術領域

本發明涉及集成電路計算機輔助設計技術領域，尤其是基于多策略的考慮總線偏差的全局布線方法。

背景技術

?在超大規模集成電路(Very?Large?Scale?Integration,?VLSI)的設計中，物理設計是一個非常重要的階段，而布線階段又是物理設計中一個非常重要的階段。一般而言，全局布線階段和詳細布線階段共同組成布線階段，全局布線是布線階段中的一個非常重要的階段，高質量的全局布線方案可以產生較高質量的布局方案以及最終較高質量的芯片。由此可見，全局布線在整個超大集成電路(Very?Large?Scale?Integration,?VLSI)設計中具有極其重要的作用，其將決定最終整個電路的設計質量。

在全局布線設計方案中必須綜合考慮多種布線約束。在現代超大集成電路設計中，總線廣泛用作在系統部件間并行傳輸信息。隨著超大集成電路的不斷發展，總線的數量也隨之大幅度增長。總線對于時序和功耗的作用越發重要，如果不更加充分的考慮總線匹配問題，將會導致總線的時序不匹配，進而嚴重影響最終芯片的質量，總線的時序匹配問題給布線階段帶來新的挑戰。由此可見，要想獲得較好的全局布線方法必須更進一步考慮總線的時序匹配問題。

綜上所述，為了得到最終高質量的芯片性能，減輕后續步驟的設計開銷，需要我們更早的規劃總線，降低其潛在的設計違規。為了得到一個高效的全局布線方法，需要我們全方位考慮各種布線約束，有效平衡線長與總線偏差，更好的解決總線的時序匹配問題。

發明內容

本發明提出基于多策略的考慮總線偏差的全局布線方法，能優化現有2.5D方法在總線時序匹配方面存在的不足。

本發明采用以下技術方案。

基于多策略的考慮總線偏差的全局布線方法，用于優化現有2.5D方法在總線時序匹配方面存在的不足，包括以下步驟；

步驟S1、在2.5D全局布線的初始階段，使用總線的邊轉移策略，優先將位于潛在擁塞布線區域內的非總線布線邊進行轉移，移動到不擁塞的布線區域，緩解局部過度擁塞并避免總線的移動造成總線偏差增大；

步驟S2、在產生初始布線方案時，區分總線以及非總線，搜尋非總線線網代價最小的布線路徑，避免因非總線線網過多占用總線區域的布線資源造成總線發生過多溢出；

步驟S3、生成初始布線方案后；在拆線重布階段，通過考慮總線的拓撲優化策略來進行拓撲優化，以避免溢出并減少總線偏差。

步驟S1中首先生成擁塞代價圖；具體方法為：在2.5D全局布線過程，先給定3D全局布線圖；將3維空間的引腳、布線邊資源以及布線邊容量等信息投影至平面上，得到全局布線投影圖；在此之后，在全局布線投影圖上完成布線，獲得平面全局布線方案，最后將平面全局布線方案中的每條邊分配至合適的金屬層，得到最終全局布線方案。

步驟S1中，總線偏差指源引腳和匯引腳間不同信號位之間傳輸的時間差，為了改善芯片的時序匹配問題，需盡量使同一總線不同信號位之間線長相等；

在該步驟中，經FLUTE方法生成拓撲結構，每個總線都包含較多的信號位，每個總線信號位的拓撲結構相同；