[發明專利]SJ-IGBT器件及其形成方法

在審

• 申請號: 202211399598.7
• 申請日: 2022-11-09
• 公開（公告）號: CN115527856A
• 公開（公告）日: 2022-12-27
• 發明（設計）人: 李昊
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: H01L21/331
• 分類號: H01L21/331;H01L29/739;H01L29/06
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 張英英

一種SJ?IGBT器件及其形成方法，所述方法包括：提供半導體襯底；向所述半導體襯底內進行P型體區離子注入，以形成P型體摻雜區；在所述半導體襯底內形成P型柱體，其中，所述P型柱體的頂部表面與所述半導體襯底的表面之間的第一距離大于所述P型體摻雜區的底部表面與所述半導體襯底的表面之間的第二距離；形成介質層，所述介質層覆蓋所述P型體摻雜區以及P型柱體，并對相鄰的P型體摻雜區與P型柱體進行隔離。本發明可以降低生產成本，提高生產效率，減少工藝限制。

技術領域

本發明涉及半導體制造技術領域，尤其涉及一種SJ-IGBT器件及其形成方法。

背景技術

絕緣柵雙極型晶體管(Insulated Gate Bipolar Transistor，IGBT)，是由雙極型三極管(Bipolar Junction Transistor，BJT)和絕緣柵型場效應管(Metal OxideSemiconductor Field-Effect Transistor，MOSFET)組成的復合全控型電壓驅動式功率半導體器件，兼有MOSFET輸入阻抗高、驅動簡單、開關速度高的優點以及BJT電流密度大、飽和壓降低、電流處理能力強的優點，是較為理想的全控型器件。

超結(Super Junction，SJ)可以包括交替相間排列的N型柱體和P型柱體，位于IGBT的漂移區內，能夠降低器件正向導通功耗、提升器件正向導通性能以及增加器件功率密度。

在現有的SJ-IGBT器件中，在漂移區上方可能會存在P型摻雜區域，且P型摻雜區域與P型柱體可能存在相互接觸區域，甚至存在重疊區域，導致在器件正向導通時載流子(如空穴)被抽取，影響器件性能。

然而，在現有的對SJ-IGBT器件進行改進的方法中，工藝較為復雜導致生產成本較高，且對SJ-IGBT器件的形成工藝順序具有較大限制。

發明內容

本發明解決的技術問題是提供一種SJ-IGBT器件及其形成方法，可以降低生產成本，提高生產效率，減少工藝限制。

為解決上述技術問題，本發明實施例提供一種SJ-IGBT器件的形成方法，包括：提供半導體襯底；向所述半導體襯底內進行P型體區離子注入，以形成P型體摻雜區；在所述半導體襯底內形成P型柱體，其中，所述P型柱體的頂部表面與所述半導體襯底的表面之間的第一距離大于所述P型體摻雜區的底部表面與所述半導體襯底的表面之間的第二距離；形成介質層，所述介質層覆蓋所述P型體摻雜區以及P型柱體，并對相鄰的P型體摻雜區與P型柱體進行隔離。

可選的，在所述半導體襯底內形成P型柱體，包括：形成P型柱體材料層，所述P型柱體材料層的頂部表面與所述半導體襯底表面齊平或者高于所述半導體襯底的表面；對所述P型柱體材料層進行回刻蝕，以得到所述P型柱體。

可選的，形成P型柱體材料層，包括：對所述半導體襯底進行刻蝕，以得到P型柱體溝槽；在所述P型柱體溝槽內形成P型柱體材料；對所述P型柱體材料進行平坦化處理，以得到所述P型柱體材料層。

可選的，對所述P型柱體材料層進行回刻蝕，包括：采用干法刻蝕工藝，對所述P型柱體材料層進行回刻蝕；其中，所述干法刻蝕工藝的刻蝕厚度基于所述第二距離確定，所述第二距離越大，所述刻蝕厚度越大。

可選的，所述方法還包括：在向所述半導體襯底內進行P型體區離子注入之前，在所述半導體襯底內形成柵極結構。

可選的，所述方法還包括：在向所述半導體襯底內進行P型體區離子注入之后，以及在所述半導體襯底內形成P型柱體之前，在所述半導體襯底內形成柵極結構。

可選的，所述方法還包括：在所述半導體襯底內形成P型柱體之后，以及在形成所述介質層之前，在所述半導體襯底內形成柵極結構。