[發(fā)明專利]一種數(shù)據(jù)傳輸設(shè)備及其方法

在審

• 申請?zhí)枺?/td>: 202211370941.5
• 申請日: 2022-11-03
• 公開（公告）號: CN115941381A
• 公開（公告）日: 2023-04-07
• 發(fā)明（設(shè)計）人: 潘世杰;黎莉妮;趙平;彭時濤;李洋
• 申請（專利權(quán)）人: 北京旋極信息技術(shù)股份有限公司
• 主分類號: H04L12/40
• 分類號: H04L12/40;H04L67/565;H04L9/40;H04L43/50
• 代理公司: 北京安信方達知識產(chǎn)權(quán)代理有限公司 11262
• 代理人: 魏文佳;栗若木

1.一種數(shù)據(jù)傳輸設(shè)備，其特征在于，包括：處理模塊、現(xiàn)場可編程邏輯門陣列FPGA芯片；

其中，所述處理模塊用于，接收來自發(fā)送方的目標數(shù)據(jù)并獲取發(fā)送方信息，根據(jù)目標數(shù)據(jù)的發(fā)送方信息以及配置信息，對經(jīng)過所述FPGA芯片處理的目標數(shù)據(jù)進行格式轉(zhuǎn)換處理并確定目標數(shù)據(jù)的接收方信息；根據(jù)接收方信息將經(jīng)過所述FPGA芯片處理的目標數(shù)據(jù)發(fā)送至對應的接收方；其中，所述發(fā)送方和所述接收方中的一方是第一總線網(wǎng)絡(luò)中的節(jié)點，另一方是ARINC429總線網(wǎng)絡(luò)中的設(shè)備，所述配置信息包括：所述第一總線網(wǎng)絡(luò)中節(jié)點與所述ARINC429總線網(wǎng)絡(luò)中設(shè)備之間的數(shù)據(jù)傳輸對應關(guān)系以及數(shù)據(jù)格式轉(zhuǎn)換處理規(guī)則；

所述FPGA芯片，用于對來自所述發(fā)送方的目標數(shù)據(jù)以及經(jīng)過所述處理模塊處理的目標數(shù)據(jù)進行傳輸轉(zhuǎn)換處理。

2.根據(jù)權(quán)利要求1所述的設(shè)備，其特征在于，所述數(shù)據(jù)傳輸對應關(guān)系是預先按照數(shù)據(jù)類型建立的第一總線網(wǎng)絡(luò)中節(jié)點的地址信息與所述ARINC?429總線網(wǎng)絡(luò)中設(shè)備的標識信息之間的數(shù)據(jù)傳輸對應關(guān)系。

3.根據(jù)權(quán)利要求2所述的設(shè)備，其特征在于，所述處理模塊具體用于：

根據(jù)所述配置信息中的所述數(shù)據(jù)傳輸對應關(guān)系以所述第一總線網(wǎng)絡(luò)中節(jié)點的地址信息為key值建立第一哈希表，并以所述ARINC?429總線網(wǎng)絡(luò)中設(shè)備的標識信息為key值建立第二哈希表。

4.根據(jù)權(quán)利要求3所述的設(shè)備，其特征在于，所述處理模塊具體還用于：

當所述目標數(shù)據(jù)的發(fā)送方是所述第一總線網(wǎng)絡(luò)中的節(jié)點，根據(jù)目標數(shù)據(jù)的發(fā)送節(jié)點的地址信息、所述第一哈希表、所述數(shù)據(jù)傳輸對應關(guān)系確定目標數(shù)據(jù)的接收方信息；并根據(jù)所述數(shù)據(jù)格式轉(zhuǎn)換處理規(guī)則將經(jīng)過所述FPGA芯片處理的目標數(shù)據(jù)的格式轉(zhuǎn)換為符合所述ARINC?429總線網(wǎng)絡(luò)要求的格式；

當所述目標數(shù)據(jù)的發(fā)送方是所述ARINC?429總線網(wǎng)絡(luò)中的設(shè)備，根據(jù)目標數(shù)據(jù)的發(fā)送設(shè)備的標識信息、所述第二哈希表、所述數(shù)據(jù)傳輸對應關(guān)系確定目標數(shù)據(jù)的接收方信息；并根據(jù)所述數(shù)據(jù)格式轉(zhuǎn)換處理規(guī)則將經(jīng)過所述FPGA芯片處理的目標數(shù)據(jù)的格式轉(zhuǎn)換為符合所述第一總線網(wǎng)絡(luò)要求的格式。

5.根據(jù)權(quán)利要求2所述的設(shè)備，其特征在于，所述處理模塊，還用于存儲所述FPGA芯片的啟動程序；

所述FPGA芯片，還用于根據(jù)所述硬件處理存儲的啟動程序進行啟動。

6.根據(jù)權(quán)利要求1所述的設(shè)備，其特征在于，所述FPGA芯片集成有第一總線IP核的和429IP核，

其中，所述第一總線IP核用于對來自第一總線網(wǎng)絡(luò)的目標數(shù)據(jù)以及經(jīng)過所述CPU芯片處理后的待發(fā)送至第一總線網(wǎng)絡(luò)的目標數(shù)據(jù)進行傳輸轉(zhuǎn)換處理，所述429IP核用于對來自ARINC?429總線網(wǎng)絡(luò)的目標數(shù)據(jù)以及和經(jīng)過所述CPU芯片處理后的待發(fā)送至ARINC?429總線網(wǎng)絡(luò)的目標數(shù)據(jù)進行傳輸轉(zhuǎn)換處理。

7.根據(jù)權(quán)利要求6所述的設(shè)備，其特征在于，所述處理模塊，還用于根據(jù)所述配置信息調(diào)用FPGA芯片提供的接口實現(xiàn)第一總線IP核和429IP核的初始化。

8.根據(jù)權(quán)利要求7所述的設(shè)備，其特征在于，所述處理模塊，還用于在實現(xiàn)第一總線IP核和429IP核的初始化之前，按照預設(shè)頻率檢測FPGA芯片是否已正常啟動，直到檢測到所述FPGA正常啟動。