[發明專利]一種實時三維DMA架構

在審

• 申請號: 202211349160.8
• 申請日: 2022-10-31
• 公開（公告）號: CN115509973A
• 公開（公告）日: 2022-12-23
• 發明（設計）人: 方應龍
• 申請（專利權）人: 無錫摩芯半導體有限公司
• 主分類號: G06F13/28
• 分類號: G06F13/28
• 代理公司: 武漢中知誠業專利代理事務所(普通合伙) 42271
• 代理人: 任紅

本發明提供一種實時三維DMA架構，包括控制端，所述控制端通過Slave interface配制好一維控制寄存口、二維控制寄存口、三維控制寄存口、實時控制寄存口，所述一維控制、二維控制、三維控制、實時控制分別包含有一維計數、二維計數、三維計數和實時計數，所述一維控制寄存口包含一維數據傳輸的起始地址、目的地址、傳輸數量，所述控制口接收傳輸開始的觸發信號之后就根據此信息完成一維數據的傳輸Aa1,Aa2,Aa3……Aan，所述一維計數口發出完成傳輸后控制口部分獲取到完成的信號，相對于現有技術，具有三維控制數據搬移的能力，并且可以實時計數，在計數周期內未完成搬移會報警，適用于汽車的高實時性場景使用。

技術領域

本發明涉及DMA領域，具體為一種實時三維DMA架構。

背景技術

DMA是所有現代電腦的重要特色，它允許不同速度的硬件裝置來溝通，而不需要依賴于CPU的大量中斷負載，DMA傳輸將數據從一個地址空間復制到另外一個地址空間，當CPU初始化這個傳輸動作，傳輸動作本身是由DMA控制器來實行和完成，DMA傳輸對于高效能嵌入式系統算法和網絡是很重要的，在實現DMA傳輸時，是由DMA控制器直接掌管總線，因此，存在著一個總線控制權轉移問題，即DMA傳輸前，CPU要把總線控制權交給DMA控制器，而在結束DMA傳輸后，DMA控制器應立即把總線控制權再交回給CPU，一個完整的DMA傳輸過程必須經過DMA請求、DMA響應、DMA傳輸、DMA結束4個步驟

在一些汽車中也居多配備DMA系統，然而現有的DMA技術不具備多為傳輸能力，不適用于汽車實時性高的情景中。

發明內容

針對現有技術存在的不足，本發明目的是提供一種實時三維DMA架構，以解決上述背景技術中提出的問題,本發明結構新穎，具有三維控制數據搬移的能力，并且可以實時計數，在計數周期內未完成搬移會報警，適用于汽車的高實時性場景使用。

為了實現上述目的，本發明是通過如下的技術方案來實現：一種實時三維DMA架構，包括控制端，所述控制端通過Slave interface配制好一維控制寄存口、二維控制寄存口、三維控制寄存口、實時控制寄存口，所述一維控制、二維控制、三維控制、實時控制分別包含有一維計數、二維計數、三維計數和實時計數。

進一步的，所述一維控制寄存口包含一維數據傳輸的起始地址、目的地址、傳輸數量。

進一步的，所述控制口接收傳輸開始的觸發信號之后就根據此信息完成一維數據的傳輸Aa1,Aa2,Aa3……Aan，所述一維計數口發出完成傳輸后控制口部分獲取到完成的信號。

進一步的，所述控制口根據完成的信號去讀取二維傳輸的寄存口內的地址跳轉數值，并計算新的一維傳輸的起始地址和目的地址，并進行新的傳輸Ab1,Ab2,Ab3……Abn。

進一步的，所述二維計數口發出獲取完成信號被控制口獲取，得知當前的二維傳輸完成aAf1,Af2,Af3……Afn。

進一步的，所述三維計數的計數周期與時間相關，且三維計數時間到起始后會發出信號給控制口，在時間維度上開始下一批次的二維傳輸Bb1,Bb2,Bb3……Bbn。

進一步的，所述三維計數口在三維傳輸的總計周期完成后發出一個信號給控制口，完成整個三維傳輸。

進一步的，所述實時計數是一個實時的時間相關的技術口，且實時計數在DMA傳輸開始時啟動計數，所述實時計數可根據三維傳輸是否完成傳遞信號給DMA控制口和系統。

本發明的有益效果：本發明的一種實時三維DMA架構，

1.該一種實時三維DMA架構相對于現有技術，具有三維控制數據搬移的能力，并且可以實時計數，在計數周期內未完成搬移會報警，適用于汽車的高實時性場景使用。

附圖說明

圖1為本發明一種實時三維DMA架構的架構圖；