[發明專利]一種表征標準單元片上變化參數的方法與系統

在審

• 申請號: 202211335791.4
• 申請日: 2022-10-28
• 公開（公告）號: CN115688641A
• 公開（公告）日: 2023-02-03
• 發明（設計）人: 張浩
• 申請（專利權）人: 南京美辰微電子有限公司
• 主分類號: G06F30/32
• 分類號: G06F30/32
• 代理公司: 南京經緯專利商標代理有限公司 32200
• 代理人: 田凌濤

本發明公開了一種表征標準單元片上變化參數的方法與系統，本發明是針對電子電路設計和驗證的方法，并且更具體地針對用于表征電子電路設計內的電子元件以用于驗證的技術，使用基于自適應靈敏度的分析來建立自適應方程以表示電子元件的時序響應表面。通過構建自適應表面響應，基于樣本的評估可以高度準確地提取電子元件時序參數，包括片上變化信息，例如標準差和矩。

技術領域

本發明涉及專用集成電路設計技術領域，具體涉及一種表征標準單元片上變化參數的方法。

背景技術

集成電路(Integrated circuit)的設計或SoC(Systems on a chip，soc)的設計越來越復雜，有時會涉及幾百萬到幾百億的單元，這時就需要借助電子設計自動化(Electronic design automation，EDA)工具來輔助完成設計，該工具允許設計師交互式地定位(“布局”)和連接(“布線”)電路上的各種形狀。然后，EDA工具創建一個電路布局，其中包含電路組件的物理位置、尺寸和互連結構，以及從原始設計到可能被制造的各個層，創建集成電路。設計好的IC最終可以通過將電路布局轉移或印刷到半導體基板上的一系列層來制造，這些層將共同構成集成電路組件的器件的特征。

在設計和創建集成電路版圖期間或之后，使用一組測試、模擬、分析和驗證工具對集成電路版圖進行驗證、優化和驗證操作。按照慣例，執行這些操作的部分目的是檢測和糾正位置、連接和時間錯誤。例如，作為驗證的一部分，IC布局可以進行電路仿真和分析，其中測試元件之間的信號，例如使用靜態時序分析(Static timing analysis，STA)或門級仿真(Gate level simulation，GLS)。

時序分析利用時序模型為設計中的電子設計部件提供時序信息(例如，時序屬性、時序約束等)和其他描述(例如，單元描述、總線描述、環境描述等)。在這方面需要使用的標準時序模型庫(例如，Liberty格式指定的lib庫模型)，用于定義標準數字門的延遲(AND、OR、NOT、FLOP、LATCH等)。

分析標準單元時序的庫模型可以從代工廠或IP供應商獲得。這些時序模型在許多情況下都是可以接受的，包括設計在更老的工藝節點，如90nm及以上工藝節點，設計不需要高性能、設計電壓運行在高于三倍晶體管閾值電壓。這至少是部分原因，因為在較大的節點中，時序裕量并不是整體時序限制的重要部分。但是，對于高速或高性能的設計，特別是高級節點的設計，依賴這些庫模型會帶對設計帶來問題，導致設計難以進行時序簽核。

在低功率應用，IC設計需要驗證在低電壓下工作。然而，在低電壓下，由于工藝影響，可能會有非常高的時間變異性。更特別的是，在16nm及以下工藝中，片上變異(on-chipvariation，OCV)成為一個重要問題。工藝變化的增加會對時序產生更大的影響，這在超低電壓操作條件下的低功率設計中變得更加明顯。因此，需要更準確的庫描述和變化建模，以減少庫文件的時間裕量，以考慮這些過程變化的影響。這種改進的庫描述方法可以減少計時悲觀情緒，從而進一步加速時序簽核。

大多數設計和驗證工程師從代工廠或IP供應商獲得標準單元或其他電子元件的庫文件。然而，正如上面所述，依賴這些庫文件進行高速或高性能設計，特別是在高級節點上進行設計時，會出現問題。當芯片制造商和IP提供商為標準單元、I/O、存儲器和/或混合信號塊創建庫時，大多數他們執行模擬來建模定時延遲和約束，并添加邊際來覆蓋定時變化。然而，來自IP提供商或內存編譯器的預打包模型可能缺乏所需的準確性，特別是因為宏的確切上下文在它被放置在芯片上之前是不知道的。

工藝變化(在高級節點下急劇增加)通常會導致將額外的時間間隔添加到上述庫中。這在較小的過程中產生了一個權衡，要么IC設計必須運行較慢以實現更高的成品率，要么犧牲成品率以實現更高的速度設計。物聯網、可穿戴設備和移動應用程序是在高級節點上開發的，以利用這些流程的低功耗和高性能優勢。為了確保特定的IC設計能夠充分利用先進工藝的功率、性能和面積(power，performance and area；PPA)優勢，需要保持計時余量，并通過減少計時余量來加速計時終止。