[發(fā)明專利]一種基于FPGA實現(xiàn)多路PAL制式圖片顯示的裝置及方法

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• 申請日: 2022-10-27
• 公開（公告）號: CN115695700A
• 公開（公告）日: 2023-02-03
• 發(fā)明（設計）人: 劉勇
• 申請（專利權）人: 天津津航計算技術研究所
• 主分類號: H04N7/01
• 分類號: H04N7/01;H04N7/12;H04N5/765
• 代理公司: 中國兵器工業(yè)集團公司專利中心 11011
• 代理人: 劉二格

1.一種基于FPGA實現(xiàn)多路PAL制式圖片顯示的裝置，其特征在于，包括多路并列的圖片顯示通道，每路圖片顯示通道包括依次連接的圖片選擇模塊、解壓縮模塊、FIFO緩存模塊、BT.656協(xié)議生成模塊和編碼器輸出接口模塊，每個圖片選擇模塊連接n個ROM存儲模塊；每路圖片顯示通道根據(jù)應用需要，由ROM存儲模塊存儲n個圖片數(shù)據(jù)，圖片選擇模塊讀取存儲器中的圖片數(shù)據(jù)，解壓縮模塊進行反向解壓縮處理，解壓縮的數(shù)據(jù)緩存到FIFO緩存模塊，BT.656協(xié)議生成模塊讀取FIFO緩存模塊中的數(shù)據(jù)生成BT.656完整數(shù)據(jù)幀，并經(jīng)由編碼器輸出接口模塊并行輸出數(shù)據(jù)。

2.如權利要求1所述的基于FPGA實現(xiàn)多路PAL制式圖片顯示的裝置，其特征在于，所述ROM存儲模塊中存儲的圖片為由MATLAB讀取的原始圖片數(shù)據(jù)并由RLE壓縮算法進行壓縮，所生成的符合FPGAROM格式的文件。

3.如權利要求2所述的基于FPGA實現(xiàn)多路PAL制式圖片顯示的裝置，其特征在于，所述RLE壓縮算法壓縮數(shù)據(jù)的格式為：

4.如權利要求3所述的基于FPGA實現(xiàn)多路PAL制式圖片顯示的裝置，其特征在于，所述解壓縮模塊為RLE解壓縮。

5.如權利要求4所述的基于FPGA實現(xiàn)多路PAL制式圖片顯示的裝置，其特征在于，所述BT.656協(xié)議生成模塊生成的BT.656完整數(shù)據(jù)幀還包括行場同步數(shù)據(jù)、消隱數(shù)據(jù)、定時基準碼、輸出圖像數(shù)據(jù)。

6.如權利要求5所述的基于FPGA實現(xiàn)多路PAL制式圖片顯示的裝置，其特征在于，所述編碼器輸出接口模塊將接收的0/1二進制數(shù)據(jù)按照8bit編碼，轉化為PAL制式模擬信號，并行輸出數(shù)據(jù)。

7.一種基于FPGA實現(xiàn)多路PAL制式圖片顯示的方法，其特征在于，包括如下步驟：

S1：提取并處理圖片數(shù)據(jù)

首先提取圖片數(shù)據(jù)，對提取的數(shù)據(jù)采用RLE壓縮算法進行壓縮，生成符合FPGAROM格式的文件；

S2：圖片選擇

每路通路根據(jù)應用需要，存儲n個圖片數(shù)據(jù)，根據(jù)現(xiàn)場應用需要，通過總線配置選擇使用的圖片，F(xiàn)PGA提供譯碼選擇功能，實現(xiàn)圖片選擇；

S3：RLE解壓縮

由解壓縮模塊負責與存儲圖片的ROM讀出協(xié)調讀出數(shù)據(jù)速率，實現(xiàn)RLE解壓縮，將解壓縮的數(shù)據(jù)緩存到FIFO里面；

S4：FIFO數(shù)據(jù)緩存

FIFO數(shù)據(jù)緩存時，通過統(tǒng)計FIFO中緩存數(shù)據(jù)的個數(shù)，保證數(shù)據(jù)動態(tài)穩(wěn)定在FIFO一半數(shù)據(jù)量，F(xiàn)IFO不會溢出也不會被讀空；

S5：生成BT.656完整數(shù)據(jù)幀

根據(jù)BT.656協(xié)議要求，生成BT.656完整數(shù)據(jù)幀，還包括行場同步數(shù)據(jù)、消隱數(shù)據(jù)、定時基準碼、輸出圖像數(shù)據(jù)；

S6:編碼輸出

由FPGA輸出接口模塊負責數(shù)據(jù)編碼，將接收的0/1二進制數(shù)據(jù)按照8bit編碼，并行輸出數(shù)據(jù)。

8.如權利要求7所述的基于FPGA實現(xiàn)多路PAL制式圖片顯示的方法，其特征在于，步驟S1包括如下子步驟：

S11：利用MATLAB提取圖片數(shù)據(jù)

通過MATLAB讀取原始圖片數(shù)據(jù)，讀出的數(shù)據(jù)格式為RGB，然后通過MATLAB將數(shù)據(jù)轉換為YCbCr格式的數(shù)據(jù)；

S12：對圖片數(shù)據(jù)進行壓縮處理

數(shù)據(jù)提取轉換完畢后，采用MATLAB對數(shù)據(jù)進行壓縮，采用RLE壓縮算法；

S13：生成符合FPGA存儲格式的文件

根據(jù)步驟S12得到壓縮數(shù)據(jù)后，轉化為FPGA只讀存儲器能識別的數(shù)據(jù)格式，F(xiàn)PGA只讀存儲器數(shù)據(jù)文件的格式包括文件頭信息、壓縮數(shù)據(jù)、數(shù)據(jù)填充。

9.如權利要求8所述的基于FPGA實現(xiàn)多路PAL制式圖片顯示的方法，其特征在于，步驟S5中，生成的BT.656完整數(shù)據(jù)幀中，一幀圖像數(shù)據(jù)由一個625行、每行1728字節(jié)的數(shù)據(jù)塊組成，其中，23～311行是偶數(shù)場視頻數(shù)據(jù)，336～624行是奇數(shù)場視頻數(shù)據(jù)，其余為垂直控制信號。

10.如權利要求9所述的基于FPGA實現(xiàn)多路PAL制式圖片顯示的方法，其特征在于，步驟S6中，PAL制式圖片編碼采用SAA7121將數(shù)字編碼轉化為模擬信號；SAA7121芯片支持PAL和NTSC視頻制式，其像素頻率為13.5MHz，MP0～MP7的視頻數(shù)據(jù)引腳輸入數(shù)據(jù)為ITU-RBT.656格式的數(shù)字視頻信號，經(jīng)過SAA7121芯片內的數(shù)據(jù)管理模塊分離出Y、Cb、Cr信號，然后再送到片內相應的數(shù)模轉換模塊將數(shù)字視頻信號轉換為復合視頻信號，最后由CVBS輸出。