[發明專利]高速率探測器芯片的TO-CAN封裝方法及裝置

有效

• 申請號: 202211291716.2
• 申請日: 2022-10-19
• 公開（公告）號: CN115483315B
• 公開（公告）日: 2023-06-06
• 發明（設計）人: 向欣
• 申請（專利權）人: 武漢云嶺光電股份有限公司
• 主分類號: H01L31/18
• 分類號: H01L31/18;H01L31/02;H01L31/0203;H01L31/024;H01L25/16
• 代理公司: 北京匯澤知識產權代理有限公司 11228
• 代理人: 張小麗

本發明涉及一種高速率探測器芯片的TO?CAN封裝方法，包括S1，將TIA芯片倒裝貼裝在陶瓷基板上，并使TIA芯片的所有接地管腳均與陶瓷基板的GND金屬圈電連接，同時使TIA芯片上除接地管腳外的部分管腳與陶瓷基板上的部分金屬區一一對應電連接；TIA芯片僅IN管腳采用金線與探測器芯片連接，其他管腳均直接與陶瓷基板接觸式電連接；S2，在貼裝和電連接完畢后，再將陶瓷基板共晶焊接在TO底座上；S3，接著將探測器芯片貼裝在TIA芯片上，并使探測器芯片的正極與TIA芯片上對應IN管腳電連接，同時使探測器芯片的負極與陶瓷基板上對應的金屬區電連接。還提供一種用于高速率探測器芯片的TO?CAN封裝裝置。本發明通過TIA芯片倒裝，避免封裝過程中由于打線引入了太多的寄生參數。

技術領域

本發明涉及芯片封裝技術領域，具體為一種高速率探測器芯片的TO-CAN封裝方法及裝置。

背景技術

隨著云計算、移動互聯網、物聯網、三網融合等新型應用對于帶寬及靈敏度需求的推動，光通信市場進入高速發展期。作為光信號接收端的探測器芯片是光模塊接收端的核心光芯片，具有重要的戰略地位。隨著光模塊通信速率提高，距離變長，且要求的接受信號的反應時間縮短，對接收端探測器器件的要求也越來越高。目前，在大多數應用場景中，探測器PD/APD芯片需要和TIA芯片一起封裝到體積有限的TO-CAN里面，常規的操作是將探測器芯片和TIA芯片共晶焊在TO底座之上，通過打線的方式連接探測器芯片，TIA芯片和TO底座的各個管腳。隨著速率的不斷提升，在保證接收信號不失真，不延遲的情況下，對探測器芯片和TIA芯片的靈敏度，以及封裝打線的要求也越來越高。由于各芯片和TO底座管腳較多，采用傳統的互聯打線方式會引入許多的寄生參數，導致真實使用時靈敏度和帶寬降低太多，特別是在25Gbps及以上的高速率光模塊中，額外引入的外部寄生參數越多，會導致光模塊接受信號的性能下降。從技術上，該傳統方式存在不足，影響高速率光模塊的正常使用。

對于探測器芯片的TO-CAN封裝：文獻CN212461686U在探測器封裝時采用金絲鍵合方式連接探測器和TO底座，即均采用打金線的方式進行連接，文獻CN214954233U在構建光模塊時設置TO底座，為了實現電路通路將導電片和TO底座相連接。

目前傳統的探測器芯片的TO-CAN封裝方式是把PD/APD芯片和TIA芯片分別共晶焊在TO底座之上，再通過金屬打線的方式互聯每個芯片和TO底座的管腳。由于探測器芯片，TIA芯片和TO底座管腳數量多，位置排布緊湊且距離受限，要達到使用上的互聯，通過打線的方式，會需要打至少十幾到二十幾根數量和長度不等的線，雖然TO-CAN封裝是氣密性封裝，但使用過程中的晃動，跌落以及長時間后，金線可能坍塌，搭連，造成個別管腳的短路，從而引起光模塊的失效以及報廢。這些都是潛在的風險。金屬打線互聯的工藝，需要專門的設備，在芯片貼片完成后，需要上下料轉運，以及人工和工時去完成打線工藝，由于管腳排布緊密，空間小，工藝的不便利性也可能造成良率的損失。

發明內容

本發明的目的在于提供一種高速率探測器芯片的TO-CAN封裝方法及裝置，至少可以解決現有技術中的部分缺陷。

為實現上述目的，本發明實施例提供如下技術方案：一種高速率探測器芯片的TO-CAN封裝方法，包括如下步驟：

S1，將TIA芯片倒裝貼裝在陶瓷基板上，并使所述TIA芯片的所有接地管腳均與所述陶瓷基板的GND金屬圈電連接，同時使所述TIA芯片上除接地管腳外的部分管腳與所述陶瓷基板上的部分金屬區一一對應電連接；TIA芯片僅IN管腳采用金線與探測器芯片連接，其他管腳均直接與陶瓷基板接觸式電連接；

S2，在貼裝和電連接完畢后，再將所述陶瓷基板共晶焊接在TO底座上，并使使得所述陶瓷基板上的各個金屬區與所述TO底座上的各個管腳一一對應電連接；

S3，接著將探測器芯片貼裝在所述TIA芯片上，并使所述探測器芯片的正極與所述TIA芯片上對應IN管腳電連接，同時使所述探測器芯片的負極與所述陶瓷基板上對應的金屬區電連接。