[發(fā)明專利]回轉(zhuǎn)率控制電路

在審

• 申請?zhí)枺?/td>: 202211277143.8
• 申請日: 2022-10-18
• 公開（公告）號: CN115602217A
• 公開（公告）日: 2023-01-13
• 發(fā)明（設(shè)計）人: 樸珉皓;金哲洙
• 申請（專利權(quán)）人: 福建省晉華集成電路有限公司
• 主分類號: G11C11/4076
• 分類號: G11C11/4076
• 代理公司: 北京聿宏知識產(chǎn)權(quán)代理有限公司 11372
• 代理人: 鄭哲琦;吳昊

本發(fā)明公開了一種回轉(zhuǎn)率控制電路，電路包括回轉(zhuǎn)率控制單元、電容延遲單元、延遲單元、第一輸出單元、第二輸出單元及第三輸出單元。回轉(zhuǎn)率控制單元用以接收多個控制信號。電容延遲單元耦接于回轉(zhuǎn)率控制單元，并接收輸入信號。延遲單元耦接于電容延遲單元。第一輸出單元及第二輸出單元耦接于電容延遲單元。第三輸出單元耦接于延遲單元。第一輸出單元的輸出信號是未經(jīng)過回轉(zhuǎn)率控制的信號。第二輸出單元的輸出信號是透過電容延遲單元控制回轉(zhuǎn)率的信號。第三輸出單元的輸出信號是透過電容延遲單元及延遲單元控制回轉(zhuǎn)率的信號。

技術(shù)領(lǐng)域

本發(fā)明涉及一種回轉(zhuǎn)率控制電路，特別是涉及一種能提供穩(wěn)定效能以及占空比的回轉(zhuǎn)率控制電路。

背景技術(shù)

隨著科技日新月異，各種揮發(fā)性以及非揮發(fā)性的內(nèi)存也已用于計算機系統(tǒng)中。動態(tài)隨機存取存儲器(Dynamic Random Access Memory，DRAM)是屬于揮發(fā)性內(nèi)存的一種半導(dǎo)體內(nèi)存，主要的作用原理是利用電容內(nèi)儲存電荷的多寡來代表一個二進制位(bit)是1還是0。動態(tài)隨機存取存儲器是計算機系統(tǒng)的短期數(shù)據(jù)儲存區(qū)，可用于存放計算機系統(tǒng)正在使用中的信息，以便快速地存取。

DRAM可以提供高速傳輸以及高帶寬的使用率，然而，高速傳輸以及高帶寬的使用率將會導(dǎo)致電磁干擾(Electromagnetic Interference，EMI)。而EMI的干擾將會影響效能。一般常見解決EMI問題的方式為控制回轉(zhuǎn)率(Slew Rate)。而在傳統(tǒng)的DRAM的輸出緩沖電路(Output buffer)中，可以調(diào)整回轉(zhuǎn)率。回轉(zhuǎn)率越大，其單位時間內(nèi)輸出電壓的最大變化率越大，其電容充電速度越快，

相反地，回轉(zhuǎn)率越小，其單位時間內(nèi)輸出電壓的最大變化率越小，其電容充電速度越慢。然而，傳統(tǒng)控制回轉(zhuǎn)率的電路會造成數(shù)據(jù)緩存輸出時的效能波動(PerformanceDisturbance)。

因此，發(fā)展一種回轉(zhuǎn)率控制電路以控制回轉(zhuǎn)率，并維持訊號占空比(Duty Cycle)而幾乎不產(chǎn)生效能波動，是一個重要的設(shè)計議題。

發(fā)明內(nèi)容

本實施例提出一種回轉(zhuǎn)率控制電路。回轉(zhuǎn)率控制電路包括回轉(zhuǎn)率控制單元、電容延遲單元、延遲單元、第一輸出單元、第二輸出單元以及第三輸出單元。回轉(zhuǎn)率控制單元包括用以接收第一控制信號的第一輸入端、用以接收第二控制信號的第二輸入端、用以接收第三控制信號的第三輸入端、以及用以輸出多個控制電壓的輸出端。電容延遲單元包括輸出端、耦接于回轉(zhuǎn)率控制單元的輸出端的第一輸入端，以及用以接收輸入信號的第二輸入端。延遲單元包括輸出端，以及耦接于電容延遲單元的輸出端的輸入端。第一輸出單元包括耦接于電容延遲單元的第二輸入端，用以接收輸入信號的輸入端、用以輸出第一輸出信號的第一輸出端、及用以輸出第二輸出信號的第二輸出端。第二輸出單元包括耦接于電容延遲單元的輸出端，用以接收電容延遲單元的輸出信號的第一輸入端、用以接收所述第二控制信號的第二輸入端、及用以輸出第三輸出信號的輸出端。第三輸出單元包括耦接于延遲單元的輸出端，用以接收延遲單元的輸出信號的第一輸入端、用以接收第三控制信號的第二輸入端、及用以輸出第四輸出信號的輸出端。

附圖說明

圖1是本發(fā)明的回轉(zhuǎn)率控制電路的實施例的方塊圖。

圖2是圖1的回轉(zhuǎn)率控制電路中，回轉(zhuǎn)率控制單元的架構(gòu)圖。

圖3是圖1的回轉(zhuǎn)率控制電路中，電容延遲單元的架構(gòu)圖。

圖4是圖1的回轉(zhuǎn)率控制電路中，延遲單元的架構(gòu)圖。

圖5是圖1的回轉(zhuǎn)率控制電路中，第一輸出單元的架構(gòu)圖。

圖6是圖1的回轉(zhuǎn)率控制電路中，第二輸出單元的架構(gòu)圖。

圖7是圖1的回轉(zhuǎn)率控制電路中，第三輸出單元的架構(gòu)圖。

圖8是圖1的回轉(zhuǎn)率控制電路中，第三輸出信號及第四輸出信號的波形示意圖。

其中，附圖標記說明如下：