[發明專利]一種半導體器件及其制造方法

在審

• 申請號: 202211222304.3
• 申請日: 2022-10-08
• 公開（公告）號: CN115621320A
• 公開（公告）日: 2023-01-17
• 發明（設計）人: 李永亮;趙飛;殷華湘;羅軍;王文武
• 申請（專利權）人: 中國科學院微電子研究所;北方集成電路技術創新中心（北京）有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/06;H01L29/08;H01L21/336
• 代理公司: 北京知迪知識產權代理有限公司 11628
• 代理人: 王勝利

1.一種半導體器件，其特征在于，包括：半導體基底；

有源結構，形成在所述半導體基底上；所述有源結構包括源區、漏區、以及位于所述源區和所述漏區之間的溝道區，所述溝道區分別與所述源區和所述漏區接觸；所述溝道區包括第一溝道部、以及位于所述第一溝道部的上方且與所述第一溝道區間隔開的第二溝道部；所述第一溝道部包括至少一層第一納米線/片、以及位于每層第一納米線/片與相鄰的第一結構之間的半導體連接件，所述半導體連接件的寬度小于所述第一納米線/片的寬度、且所述半導體連接件的材料不同于所述第一納米線/片的材料；所述第一結構為所述半導體基底和/或相鄰層所述第一納米線/片；所述第二溝道部包括至少一層第二納米線/片；

以及柵堆疊結構，形成在所述溝道區的外周。

2.根據權利要求1所述的半導體器件，其特征在于，在所述第一溝道部包括至少兩層所述第一納米線/片的情況下，沿靠近所述半導體基底的方向，所述半導體連接件的寬度和/或高度逐漸增大；或，

在所述第一溝道部包括至少兩層所述第一納米線/片的情況下，所述第一溝道部包括的不同所述半導體連接件的寬度相同。

3.根據權利要求1所述的半導體器件，其特征在于，在所述第一溝道部包括至少兩層所述第一納米線/片的情況下，所述第一溝道部包括的所述半導體連接件的幾何中心之間的連線平行于所述有源結構的高度方向；和/或，

每一所述半導體連接件與相鄰所述第一納米線/片的幾何中心之間的連線平行于所述有源結構的高度方向。

4.根據權利要求1～3任一項所述的半導體器件，其特征在于，所述半導體連接件的高寬比為1:5至5:1；和/或，

所述半導體連接件的寬度為3nm至15nm。

5.根據權利要求1～3任一項所述的半導體器件，其特征在于，所述第一納米線/片的材料為Si_xGe_1-x，所述半導體連接件的材料為Si_yGe_1-y；其中，0≤x≤1，0≤y≤1，∣x-y∣≥0.2；和/或，

所述第一納米線/片的材料與第二納米線/片的材料相同。

6.根據權利要求1～3任一項所述的半導體器件，其特征在于，所述至少一層第一納米線/片和所述至少一層第二納米線/片自對準。

7.根據權利要求1～3任一項所述的半導體器件，其特征在于，所述柵堆疊結構包括第一柵堆疊部和第二柵堆疊部；所述第一柵堆疊部形成在所述第一溝道部的外周，所述第二柵堆疊部形成在所述第二溝道部的外周；所述第一柵堆疊部的材料不同于所述第二柵堆疊部的材料。

8.一種半導體器件的制造方法，其特征在于，包括：

提供一半導體基底；

在所述半導體基底上形成有源結構；所述有源結構包括源區、漏區、以及位于所述源區和所述漏區之間的溝道區，所述溝道區分別與所述源區和所述漏區接觸；所述溝道區包括第一溝道部、以及位于所述第一溝道部的上方且與所述第一溝道區間隔開的第二溝道部；所述第一溝道部包括至少一層第一納米線/片、以及位于每層第一納米線/片與相鄰的第一結構之間的半導體連接件，所述半導體連接件的寬度小于所述第一納米線/片的寬度、且所述半導體連接件的材料不同于所述第一納米線/片的材料；所述第一結構為所述半導體基底和/或相鄰層所述第一納米線/片；所述第二溝道部包括至少一層第二納米線/片；

在所述溝道區的外周形成柵堆疊結構。