[發明專利]非易失性存儲單元及其相關陣列結構

在審

• 申請號: 202211208843.1
• 申請日: 2022-09-30
• 公開（公告）號: CN116156883A
• 公開（公告）日: 2023-05-23
• 發明（設計）人: 陳學威
• 申請（專利權）人: 力旺電子股份有限公司
• 主分類號: H10B41/30
• 分類號: H10B41/30;H10B41/40;H10B41/50;H10B41/20;G11C7/18;G11C16/02
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 王銳

本發明公開一種非易失性存儲單元及其相關陣列結構。存儲單元包括一選擇晶體管與一浮動柵晶體管。浮動柵晶體管的浮動柵極與輔助柵極區域形成一電容器。浮動柵極與抹除柵極區域形成另一電容器。選擇晶體管、浮動柵晶體管與兩個電容器組成四端點存儲單元，使得存儲單元具備尺寸(size)較小且易于操作的優點。

技術領域

本發明涉及一種非易失性存儲器(non-volatile?memory)，且特別是涉及一種具可編程可抹除的單一多晶硅層非易失性存儲單元及其相關陣列結構。

背景技術

眾所周知，非易失性存儲器的存儲單元(memory?cell)中包括一存儲單元。舉例來說，存儲單元可為浮動柵晶體管。根據浮動柵晶體管的浮動柵極中所存儲電荷(charge)的多寡來決定存儲單元的存儲狀態。

為了要相容于傳統標準CMOS晶體管的制作工藝，現今非易失性存儲器的存儲單元中，已經可以設計出單一多晶硅層的浮動柵晶體管(single-poly?floating?gatetransistor)。將浮動柵晶體管搭配其他電子元件(electronic?device)即可組成單一多晶硅層非易失性存儲單元(single-poly?nonvolatile?memory?cell)。

美國專利US?8,941,167揭露一種具可編程可抹除的單一多晶硅層非易失性存儲器(erasable?programmable?single-poly?nonvolatile?memory)。請參照圖1A與圖1B，其所繪示為現有單一多晶硅層非易失性存儲單元的俯視圖與等效電路。以下的說明中，將單一多晶硅層非易失性存儲單元簡稱為存儲單元。

如圖1A所示，在N型阱區NW1中包括三個p型摻雜區31、32、33，在三個p型摻雜區31、32、33之間的表面上方包括兩個由多晶硅層(polysilicon?layer)所組成的選擇柵極34與浮動柵極36。浮動柵極36向外延伸并相鄰于p型摻雜區48與n型摻雜區49，且p型摻雜區48與n型摻雜區49位于N型阱區NW2中。另外，浮動柵極36也相鄰于n型摻雜區53。

現有存儲單元包括：選擇晶體管M_S、浮動柵晶體管M_F、p型晶體管與n型晶體管。其中，選擇晶體管M_S與浮動柵晶體管M_F制作于N型阱區NW1，p型晶體管制作于N型阱區NW2，n型晶體管制作于P型阱區PW(未繪示，位于n型摻雜區53下方)。

選擇晶體管M_S由p型摻雜區31、p型摻雜區32、選擇柵極34與N型阱區NW1所組成。浮動柵晶體管M_F由p型摻雜區32、p型摻雜區33、浮動柵極36與N型阱區NW1所組成。p型晶體管由浮動柵極36與抹除柵極區域(erase?gate?region)45所組成。n型晶體管由浮動柵極36與輔助柵極區域(assist?gate?region)55所組成。另外，抹除柵極區域(erase?gate?region)45包括N型阱區NW2、p型摻雜區48與n型摻雜區49。輔助柵極區域(assist?gate?region)55包括P型阱區PW、n型摻雜區53。

如圖1B所示，選擇晶體管M_S的選擇柵極34連接至一選擇柵極電壓V_SG，選擇晶體管M_S的第一漏/源端(drain/source?terminal)接收源極線電壓V_SL，選擇晶體管M_S的體極端(body?terminal)接收N型阱區電壓V_NW1。浮動柵晶體管M_F的第一漏/源端連接至選擇晶體管M_S的第二漏/源端，浮動柵晶體管M_F的第二漏/源端接收位線電壓V_BL，浮動柵晶體管M_F的體極端(body?terminal)接收N型阱區電壓V_NW1。