[發明專利]半導體結構的制備方法及半導體結構

在審

• 申請號: 202211192059.6
• 申請日: 2022-09-28
• 公開（公告）號: CN115513132A
• 公開（公告）日: 2022-12-23
• 發明（設計）人: 宋影;崔兆培
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L21/8242;H01L23/538;H01L27/108
• 代理公司: 華進聯合專利商標代理有限公司 44224
• 代理人: 孟嘉欣

本公開提供了一種半導體結構及其制備方法。該半導體結構的制備方法包括如下步驟：提供襯底，在襯底上形成介質層；形成貫穿介質層的接觸孔；沉積第一導電材料填充接觸孔，沉積的第一導電材料內部具有空隙，回刻第一導電材料，形成第一導電層；第一導電層的頂面露出空隙，在空隙中填充第二導電材料，形成第二導電層；沉積第三導電材料填充接觸孔，形成第三導電層，第三導電層覆蓋第一導電層的頂面和第二導電層的頂面；第一導電層、第二導電層和第三導電層形成導電栓塞。其能夠在克服傳統技術中存在的無法充分填孔的問題的同時，有效保證制備的導電栓塞整體的電導率，進而提高半導體器件的工作速度及良率。

技術領域

本公開涉及半導體技術領域，尤其涉及一種半導體結構的制備方法及半導體結構。

背景技術

動態隨機存儲器(Dynamic Random Access Memory，簡稱：DRAM)正在朝向高速度、高集成密度和低功耗等方向進行發展。為了提高動態隨機存儲器的集成密度，減小動態隨機存儲器中的結構尺寸是一種有效的方式。

將半導體器件的特定區域電連接至外部電路時經常會用到導電栓塞。導電栓塞通常形成于接觸孔中，因而導電栓塞的實際制備過程一般包括在接觸孔中填充導電栓塞的材料。然而，隨著器件結構尺寸的縮小，接觸孔的孔徑也隨之減小，孔徑的深寬比也會隨之顯著提高。這導致了在實際制備過程中，導電栓塞的材料無法完全填充滿接觸孔。這進一步導致了導電栓塞的電阻顯著增大、影響半導體器件的工作速度及良率。

發明內容

基于此，針對上述背景技術中的問題，為了使得半導體器件具有更好的工作速度和良率，有必要提供一種半導體器件的制備方法。

根據本公開的一些實施例，提供了一種半導體結構的制備方法，其包括如下步驟：

提供襯底，在所述襯底上形成介質層；

形成貫穿所述介質層的接觸孔；

沉積第一導電材料填充所述接觸孔，沉積的所述第一導電材料內部具有空隙，回刻所述第一導電材料，形成第一導電層；

所述第一導電層的頂面露出所述空隙，在所述空隙中填充第二導電材料，形成第二導電層；

沉積第三導電材料填充所述接觸孔，形成第三導電層，所述第三導電層覆蓋所述第一導電層的頂面和所述第二導電層的頂面；

所述第一導電層、所述第二導電層和所述第三導電層形成導電栓塞。

在本公開的其中一些實施例中，所述接觸孔包括收縮部，從所述接觸孔的頂部朝向底部的方向，所述收縮部的孔徑逐漸減小，所述第一導電層的頂面位于所述收縮部的上方。

在本公開的其中一些實施例中，所述介質層中還形成有第一刻蝕停止層，在形成所述接觸孔的過程中，通過所述第一刻蝕停止層的阻擋以形成所述收縮部。

在本公開的其中一些實施例中，所述襯底表面還形成有第二刻蝕停止層，所述第二刻蝕停止層形成于所述介質層與所述襯底之間，在刻蝕所述介質層之后，刻蝕所述第二刻蝕停止層，以使所述接觸孔露出所述襯底。

在本公開的其中一些實施例中，所述第二刻蝕停止層與所述第一刻蝕停止層的材料相同，且所述第一刻蝕停止層比所述第二刻蝕停止層厚。

在本公開的其中一些實施例中，所述第一刻蝕停止層與所述第二刻蝕停止層的材料不同。

在本公開的其中一些實施例中，所述襯底上還形成有柵極結構，所述接觸孔形成于所述柵極結構的兩側，所述柵極結構包括柵極導電層和側墻，所述側墻作為所述第一刻蝕停止層。

在本公開的其中一些實施例中，自所述第一刻蝕停止層的頂端至所述第一刻蝕停止層的底端，所述第一刻蝕停止層與所述柵極導電層之間的距離逐漸增大。