[發(fā)明專利]用于靜電防護(hù)的GGNMOS結(jié)構(gòu)

在審

• 申請(qǐng)?zhí)枺?/td>: 202211155847.8
• 申請(qǐng)日: 2022-09-22
• 公開（公告）號(hào): CN115579359A
• 公開（公告）日: 2023-01-06
• 發(fā)明（設(shè)計(jì)）人: 范煒盛
• 申請(qǐng)（專利權(quán)）人: 華虹半導(dǎo)體（無錫）有限公司
• 主分類號(hào): H01L27/02
• 分類號(hào): H01L27/02
• 代理公司: 上海浦一知識(shí)產(chǎn)權(quán)代理有限公司 31211
• 代理人: 崔瑩

本發(fā)明提供一種用于靜電防護(hù)的GGNMOS結(jié)構(gòu)，包括：襯底、兩組電流泄放模塊和環(huán)形重?fù)诫s區(qū)，各組所述電流泄放模塊包括：多個(gè)泄放單元；其中，各所述泄放單元包括：兩個(gè)源端、一個(gè)漏端、兩個(gè)柵極、一個(gè)浮空重?fù)诫s區(qū)、多個(gè)輕摻雜漏區(qū)和隔離層。本申請(qǐng)?jiān)诟魉鲂狗艈卧?，通過在漏端中嵌入浮空重?fù)诫s區(qū)，形成DN+/Psub/P+(Diode)；通過調(diào)節(jié)浮空重?fù)诫s區(qū)與子漏端之間的距離使Diode的擊穿電壓大于VDD并且小于寄生NPN的觸發(fā)電壓，從而能夠在寄生的NPN觸發(fā)前，Diode提前觸發(fā)，向襯底內(nèi)部注入大量的電子、空穴對(duì)，提高襯底的電流，降低觸發(fā)電壓，使得器件均勻?qū)?，從而提高GGNMOS的ESD防護(hù)性能。

技術(shù)領(lǐng)域

本申請(qǐng)涉及半導(dǎo)體制造技術(shù)領(lǐng)域，具體涉及一種用于靜電防護(hù)的GGNMOS結(jié)構(gòu)。

背景技術(shù)

GGNMOS(grounded-gate NMOS，柵極接地NMOS)器件是一種常見的ESD防護(hù)器件，通常以多叉指狀的形式出現(xiàn)。

參考圖1，圖1是傳統(tǒng)的多叉指GGNMOS器件的結(jié)構(gòu)示意圖，當(dāng)ESD電壓超過DN+/Psub(N+漏端/P型襯底)的擊穿電壓時(shí)，大量的ESD電流會(huì)流經(jīng)Psub進(jìn)入P+ring(P+環(huán)形重?fù)诫s區(qū))流入VSS，當(dāng)電流與Rsub(襯底的電阻)的乘積大于0.7V(BE結(jié)的擊穿電壓)時(shí)，DN+/Psub/SN+(N+漏端/P型襯底/N+源端，寄生的NPN)完全導(dǎo)通泄放ESD電流，但是由于每個(gè)寄生的NPN距離P+ring的距離不同，即Rsub不同，故所需的導(dǎo)通電流不同。圖1以2n個(gè)叉指數(shù)的GGNMOS為例，其中，n為大于或者等于2的整數(shù)，Rsub1＞·······＞Rsubn-3＞Rsubn-2＞Rsubn-1＞Rsubn，所以中間寄生NPN到四周的NPN會(huì)隨著ESD電壓增加而依次導(dǎo)通，在多叉指GGNMOS器件中，就存在中間GGNMOS(寄生NPN)達(dá)到電流極限燒毀而四周的GGNMOS器件未導(dǎo)通的情況，從而降低了器件的ESD防護(hù)能力。

發(fā)明內(nèi)容

本申請(qǐng)?zhí)峁┝艘环N用于靜電防護(hù)的GGNMOS結(jié)構(gòu)，可以解決目前的GGNMOS器件中，中間GGNMOS(寄生NPN)達(dá)到電流極限燒毀而四周的GGNMOS器件還未導(dǎo)通從而導(dǎo)致器件的ESD防護(hù)能力較低的問題。

一方面，本申請(qǐng)實(shí)施例提供了一種用于靜電防護(hù)的GGNMOS結(jié)構(gòu)，包括：襯底、位于所述襯底中的兩組電流泄放模塊和環(huán)形重?fù)诫s區(qū)，其中，兩組所述電流泄放模塊呈中心對(duì)稱，所述環(huán)形重?fù)诫s區(qū)環(huán)繞兩組所述電流泄放模塊設(shè)置；其中，

各組所述電流泄放模塊包括：多個(gè)并排設(shè)置的泄放單元；其中，

所述泄放單元包括：兩個(gè)源端、一個(gè)漏端、兩個(gè)柵極、一個(gè)浮空重?fù)诫s區(qū)、多個(gè)輕摻雜漏區(qū)和隔離層，其中，兩個(gè)所述源端位于所述漏端的兩側(cè)；所述輕摻雜漏區(qū)分別位于所述源端、所述漏端的兩側(cè)；所述浮空重?fù)诫s區(qū)嵌于所述漏端中以將所述漏端分割成兩個(gè)子漏端；所述隔離層位于所述襯底上并且覆蓋所述子漏端的至少部分表面以及所述浮空重?fù)诫s區(qū)的至少部分表面以將所述浮空重?fù)诫s區(qū)和所述子漏端隔離開。

可選的，在所述用于靜電防護(hù)的GGNMOS結(jié)構(gòu)中，所述隔離層包括：金屬硅化物阻擋層，所述金屬硅化物阻擋層覆蓋所述浮空重?fù)诫s區(qū)、所述子漏端的部分表面，以及所述浮空重?fù)诫s區(qū)和所述子漏端之間的襯底表面。

可選的，在所述用于靜電防護(hù)的GGNMOS結(jié)構(gòu)中，所述隔離層包括：多晶硅層，所述多晶硅層覆蓋所述浮空重?fù)诫s區(qū)和所述子漏端之間的襯底表面。

可選的，在所述用于靜電防護(hù)的GGNMOS結(jié)構(gòu)中，所述浮空重?fù)诫s區(qū)與所述浮空重?fù)诫s區(qū)側(cè)的兩個(gè)所述子漏端均保持一定的間距。

可選的，在所述用于靜電防護(hù)的GGNMOS結(jié)構(gòu)中，所述GGNMOS結(jié)構(gòu)還包括：金屬硅化物阻擋層，所述金屬硅化物阻擋層覆蓋所述柵極和所述子漏端之間的所述輕摻雜漏區(qū)的表面，以及，所述子漏端的部分表面和所述柵極的部分表面。