[發(fā)明專利]數(shù)據(jù)處理方法、電路、介質(zhì)和計算設(shè)備有效
| 申請?zhí)枺?/td> | 202211148192.1 | 申請日: | 2022-09-21 |
| 公開(公告)號: | CN115297198B | 公開(公告)日: | 2023-01-13 |
| 發(fā)明(設(shè)計)人: | 鄭瀚尋;楊龔軼凡;闖小明;嚴港 | 申請(專利權(quán))人: | 中昊芯英(杭州)科技有限公司 |
| 主分類號: | H04L69/22 | 分類號: | H04L69/22;H04L69/24;H04L12/40;G06F13/38;G06F13/42 |
| 代理公司: | 北京箴思知識產(chǎn)權(quán)代理有限公司 11913 | 代理人: | 李春暉 |
| 地址: | 310018 浙江省杭州市錢塘新區(qū)*** | 國省代碼: | 浙江;33 |
| 權(quán)利要求書: | 查看更多 | 說明書: | 查看更多 |
| 摘要: | |||
| 搜索關(guān)鍵詞: | 數(shù)據(jù)處理 方法 電路 介質(zhì) 計算 設(shè)備 | ||
1.一種數(shù)據(jù)處理方法,應(yīng)用于PCIE總線,包括:
獲取待傳輸數(shù)據(jù);其中,所述待傳輸數(shù)據(jù)的數(shù)據(jù)類型為待分解類型或待合并類型;
若所述待傳輸數(shù)據(jù)的數(shù)據(jù)類型為待分解類型,則將從所述待傳輸數(shù)據(jù)中識別到的第一標頭數(shù)據(jù)和第一負載數(shù)據(jù)進行存儲;并且根據(jù)預(yù)設(shè)數(shù)據(jù)寬度,從獲取到的下一批待傳輸數(shù)據(jù)中確定第一待拼接數(shù)據(jù);以及將所述第一負載數(shù)據(jù)與所述第一待拼接數(shù)據(jù)進行拼接,得到待傳輸負載數(shù)據(jù);向PCIE控制設(shè)備發(fā)送所述第一標頭數(shù)據(jù)和/或所述待傳輸負載數(shù)據(jù);
若所述待傳輸數(shù)據(jù)的數(shù)據(jù)類型為待合并類型,則將所述待傳輸數(shù)據(jù)中包括的第二標頭數(shù)據(jù)和第二負載數(shù)據(jù)進行存儲;并且根據(jù)預(yù)設(shè)數(shù)據(jù)寬度,從所述第二負載數(shù)據(jù)中確定第二待拼接數(shù)據(jù);以及將所述第二標頭數(shù)據(jù)或所述第二負載數(shù)據(jù)與所述第二待拼接數(shù)據(jù)進行拼接,得到待傳輸組合數(shù)據(jù);向目標應(yīng)用發(fā)送所述待傳輸組合數(shù)據(jù)。
2.根據(jù)權(quán)利要求1所述的數(shù)據(jù)處理方法,所述獲取待傳輸數(shù)據(jù)之后,所述方法還包括:
將所述待傳輸數(shù)據(jù)的當(dāng)前時鐘域調(diào)整為與所述PCIE控制設(shè)備對應(yīng)的第一時鐘域。
3.根據(jù)權(quán)利要求1所述的數(shù)據(jù)處理方法,所述將所述第二標頭數(shù)據(jù)或所述第二負載數(shù)據(jù)與所述第二待拼接數(shù)據(jù)進行拼接,得到待傳輸組合數(shù)據(jù)之后,以及所述向目標應(yīng)用發(fā)送所述待傳輸組合數(shù)據(jù)之前,所述方法還包括:
將所述待傳輸組合數(shù)據(jù)的當(dāng)前時鐘域調(diào)整為與所述目標應(yīng)用對應(yīng)的第二時鐘域。
4.根據(jù)權(quán)利要求1~3任一項所述的數(shù)據(jù)處理方法,所述根據(jù)預(yù)設(shè)數(shù)據(jù)寬度,從獲取到的下一批待傳輸數(shù)據(jù)中確定第一待拼接數(shù)據(jù),包括:
獲取第一負載數(shù)據(jù)的第一負載寬度;
確定預(yù)設(shè)數(shù)據(jù)寬度與所述第一負載寬度之間差值的第一絕對值;
從獲取到的下一批待傳輸數(shù)據(jù)中確定第一待拼接數(shù)據(jù),所述第一待拼接數(shù)據(jù)的數(shù)據(jù)寬度小于等于所述差值的第一絕對值;
以及,所述從獲取到的下一批待傳輸數(shù)據(jù)中確定第一待拼接數(shù)據(jù)之后,所述方法還包括:
將所述下一批待傳輸數(shù)據(jù)中除第一待拼接數(shù)據(jù)之外的第三待拼接數(shù)據(jù)進行存儲。
5.根據(jù)權(quán)利要求4所述的數(shù)據(jù)處理方法,所述向PCIE控制設(shè)備發(fā)送所述第一標頭數(shù)據(jù)和/或所述待傳輸負載數(shù)據(jù),包括:
將所述第一標頭數(shù)據(jù)和/或所述待傳輸負載數(shù)據(jù)進行暫存;
當(dāng)接收到發(fā)送指令時,向PCIE控制設(shè)備發(fā)送所述第一標頭數(shù)據(jù)和/或所述待傳輸負載數(shù)據(jù)。
6.根據(jù)權(quán)利要求1~3任一項所述的數(shù)據(jù)處理方法,若所述待傳輸數(shù)據(jù)中包括第二標頭數(shù)據(jù)和第二負載數(shù)據(jù),所述根據(jù)預(yù)設(shè)數(shù)據(jù)寬度,從所述第二負載數(shù)據(jù)中確定第二待拼接數(shù)據(jù),包括:
獲取所述第二標頭數(shù)據(jù)的標頭數(shù)據(jù)寬度;
確定預(yù)設(shè)數(shù)據(jù)寬度與所述標頭數(shù)據(jù)寬度之間差值的第二絕對值;
從所述第二負載數(shù)據(jù)中確定第二待拼接數(shù)據(jù),所述第二待拼接數(shù)據(jù)的數(shù)據(jù)寬度小于等于所述差值的第二絕對值。
7.根據(jù)權(quán)利要求6所述的數(shù)據(jù)處理方法,若所述待傳輸數(shù)據(jù)中僅包括第二負載數(shù)據(jù),所述根據(jù)預(yù)設(shè)數(shù)據(jù)寬度,從所述第二負載數(shù)據(jù)中確定第二待拼接數(shù)據(jù),包括:
獲取存儲的上一批待傳輸數(shù)據(jù)中第二負載數(shù)據(jù)的第二負載寬度;
確定所述預(yù)設(shè)數(shù)據(jù)寬度與所述第二負載寬度之間差值的第三絕對值;
從所述待傳輸數(shù)據(jù)的第二負載數(shù)據(jù)中確定第二待拼接數(shù)據(jù),所述第二待拼接數(shù)據(jù)的數(shù)據(jù)寬度小于等于所述差值的第三絕對值。
8.根據(jù)權(quán)利要求6所述的數(shù)據(jù)處理方法,所述向目標應(yīng)用發(fā)送所述待傳輸組合數(shù)據(jù),包括:
將所述待傳輸組合數(shù)據(jù)進行暫存;
當(dāng)接收到發(fā)送指令時,向目標應(yīng)用發(fā)送所述待傳輸組合數(shù)據(jù)。
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