[發(fā)明專利]驅(qū)動電路和半導(dǎo)體存儲器

在審

• 申請?zhí)枺?/td>: 202211096287.3
• 申請日: 2022-09-08
• 公開（公告）號: CN115831173A
• 公開（公告）日: 2023-03-21
• 發(fā)明（設(shè)計）人: 李夢凡;田凱;張海瑞;朱玲;紀一凡
• 申請（專利權(quán)）人: 長鑫存儲技術(shù)有限公司
• 主分類號: G11C7/10
• 分類號: G11C7/10;G11C29/02
• 代理公司: 北京同立鈞成知識產(chǎn)權(quán)代理有限公司 11205
• 代理人: 楊麗爽;劉芳

本公開提供一種驅(qū)動電路和半導(dǎo)體存儲器，第一控制單元的控制端接收第一驅(qū)動信號，第一端連接第一電源端，第二端連接第一阻抗網(wǎng)絡(luò)的第一端，第一阻抗網(wǎng)絡(luò)的控制端接收第一原始校正信號，第二端連接輸入輸出端。第一控制單元控制第一阻抗網(wǎng)絡(luò)內(nèi)晶體管是否接通第一電源端，第一阻抗網(wǎng)絡(luò)基于第一原始校正信號控制第一阻抗網(wǎng)絡(luò)內(nèi)晶體管的狀態(tài)以校正第一阻抗網(wǎng)絡(luò)的電阻值，并且第一控制單元在第一驅(qū)動信號的控制下控制第一阻抗網(wǎng)絡(luò)內(nèi)晶體管接通第一電源端，且第一阻抗網(wǎng)絡(luò)在第一原始校正信號的控制下控制第一阻抗網(wǎng)絡(luò)內(nèi)晶體管關(guān)閉時，從輸入輸出端來看，第一阻抗網(wǎng)絡(luò)內(nèi)晶體管處于截止狀態(tài)，從而能夠減小輸入輸出端上的電容，提高數(shù)據(jù)傳輸質(zhì)量。

技術(shù)領(lǐng)域

本公開涉及半導(dǎo)體技術(shù)領(lǐng)域，尤其涉及一種驅(qū)動電路和半導(dǎo)體存儲器。

背景技術(shù)

輸入輸出端(DQ)的輸入輸出信號質(zhì)量和輸入輸出端上的電容(pincap)相關(guān)，在DRAM和CPU之間的高速數(shù)據(jù)傳輸過程中，可以減小輸入輸出端上的電容提升數(shù)據(jù)傳輸質(zhì)量。

目前可以通過減小晶體管(MOS)的尺寸(size)減小輸入輸出端上的電容，但是減小晶體管的尺寸會得到更大的輸出阻抗(Ron)，影響數(shù)據(jù)傳輸質(zhì)量。因而，如何在原有輸出阻抗范圍內(nèi)，減小輸入輸出端上的電容是亟需解決的技術(shù)問題。

發(fā)明內(nèi)容

本公開提供一種驅(qū)動電路和半導(dǎo)體存儲器，在原有輸出阻抗范圍內(nèi)減小輸入輸出端上的電容，提高數(shù)據(jù)傳輸質(zhì)量。

第一方面，本公開實施例提供一種驅(qū)動電路，包括：

第一控制單元，其控制端接收第一驅(qū)動信號，其第一端連接第一電源端，其第二端連接第一阻抗網(wǎng)絡(luò)的第一端，用于控制所述第一阻抗網(wǎng)絡(luò)內(nèi)晶體管是否接通所述第一電源端；

所述第一阻抗網(wǎng)絡(luò)，其控制端接收第一原始校正信號，其第二端連接輸入輸出端，用于基于所述第一原始校正信號控制所述第一阻抗網(wǎng)絡(luò)內(nèi)晶體管的狀態(tài)以校正所述第一阻抗網(wǎng)絡(luò)的電阻值。

可選的，所述驅(qū)動電路還包括：

第二控制單元，其控制端接收第二驅(qū)動信號，其第一端連接第二阻抗網(wǎng)絡(luò)的第二端，其第二端連接第二電源端，用于控制所述第二阻抗網(wǎng)絡(luò)內(nèi)晶體管是否接通所述第二電源端；

第二阻抗網(wǎng)絡(luò)，其控制端接收第二原始校正信號，其第一端連接所述輸入輸出端，用于基于所述第二原始校正信號控制所述第二阻抗網(wǎng)絡(luò)內(nèi)晶體管的狀態(tài)以校正所述第二阻抗網(wǎng)絡(luò)的電阻值。

可選的，所述第一電源端提供電源電壓時，所述第二電源端提供接地電壓，所述第一電源端提供所述接地電壓時，所述第二電源端提供所述電源電壓。

可選的，所述第一控制單元包括：第一上拉晶體管、第二上拉晶體管和第三上拉晶體管；

所述第一上拉晶體管的第一端、所述第二上拉晶體管的第一端以及所述第三上拉晶體管的第一端相互連接，作為所述第一控制單元的第一端；

所述第一上拉晶體管的控制端、所述第二上拉晶體管的控制端以及所述第三上拉晶體管的控制端作為所述第一控制單元的控制端。

可選的，所述第一阻抗網(wǎng)絡(luò)包括：第四上拉晶體管、第五上拉晶體管和第六上拉晶體管；

所述第四上拉晶體管的第一端連接所述第一上拉晶體管的第二端，所述第五上拉晶體管的第一端連接所述第二上拉晶體管的第二端，所述第六上拉晶體管的第一端連接所述第三上拉晶體管的第二端；

所述第四上拉晶體管的第二端、所述第五上拉晶體管的第二端以及所述第六上拉晶體管的第二端相互連接，作為所述第一阻抗網(wǎng)絡(luò)的第二端；

所述第四上拉晶體管的控制端、所述第五上拉晶體管的控制端以及所述第六上拉晶體管的控制端，作為所述第一阻抗網(wǎng)絡(luò)的控制端。