[發(fā)明專利]一種芯片測(cè)試方法及系統(tǒng)

有效

• 申請(qǐng)?zhí)枺?/td>: 202211090910.4
• 申請(qǐng)日: 2022-09-07
• 公開（公告）號(hào): CN115184781B
• 公開（公告）日: 2023-03-28
• 發(fā)明（設(shè)計(jì)）人: 充志陽;王少虎
• 申請(qǐng)（專利權(quán)）人: 南京芯馳半導(dǎo)體科技有限公司
• 主分類號(hào): G01R31/28
• 分類號(hào): G01R31/28;G01R1/04
• 代理公司: 北京德崇智捷知識(shí)產(chǎn)權(quán)代理有限公司 11467
• 代理人: 王金雙

一種芯片測(cè)試方法，其包括：通過JTAG接口對(duì)連接測(cè)試端和系統(tǒng)級(jí)芯片的測(cè)試接口進(jìn)行使能，其中，測(cè)試接口包括：通過JTAG管腳與系統(tǒng)級(jí)芯片連接的JTAG接口和通過通用輸入輸出管腳與系統(tǒng)級(jí)芯片連接的通用輸入輸出接口；經(jīng)由通用輸入輸出接口同時(shí)向系統(tǒng)級(jí)芯片發(fā)送多組測(cè)試向量數(shù)據(jù)，以對(duì)系統(tǒng)級(jí)芯片的多個(gè)片內(nèi)資源同時(shí)進(jìn)行測(cè)試；響應(yīng)多個(gè)片內(nèi)資源的執(zhí)行結(jié)果，并同時(shí)經(jīng)由通用輸入輸出接口向測(cè)試端輸出多組測(cè)試結(jié)果數(shù)據(jù)，多組測(cè)試數(shù)據(jù)對(duì)應(yīng)于多組測(cè)試向量數(shù)據(jù)。本申請(qǐng)還提供一種芯片測(cè)試系統(tǒng)，可以提高測(cè)試速度。

技術(shù)領(lǐng)域

本申請(qǐng)涉及半導(dǎo)體的芯片測(cè)試技術(shù)領(lǐng)域，特別是涉及一種芯片測(cè)試方法及系統(tǒng)。

背景技術(shù)

芯片的ATE（Automatic Test Equipment，自動(dòng)測(cè)試設(shè)備）測(cè)試是芯片生產(chǎn)的一個(gè)重要環(huán)節(jié)，主要用于篩選合格強(qiáng)壯的芯片，剔除那些在生產(chǎn)過程中由于工藝原因產(chǎn)生劣片。如今電路在芯片內(nèi)的集成規(guī)模越來越大，而工藝制程卻越來越小，測(cè)試量與測(cè)試難度上升，芯片的測(cè)試成本越來越高，跟隨芯片設(shè)計(jì)的革新而改進(jìn)ATE測(cè)試方法可以有效解決此類問題，提高測(cè)試效率，降低測(cè)試成本。

傳統(tǒng)的ATE與待測(cè)芯片是使用JTAG（Joint Test Action Group，聯(lián)合測(cè)試工作組）作為通訊方式的，而JTAG屬于一種串行總線的端口，在同樣的芯片性能情況下，相比于并行端口，其測(cè)試效率肯定是較低的，且JTAG需要在芯片內(nèi)根據(jù)需求插入JTAG鏈來完成相應(yīng)的目標(biāo)功能，占用了較多的片內(nèi)資源。

傳統(tǒng)芯片利用JTAG測(cè)試的方法存在接口速度低（通常JTAG頻率為10MHZ~100MHZ），效率慢，且需要較多額外的片內(nèi)資源（JTAG鏈）等的問題。

發(fā)明內(nèi)容

為了解決現(xiàn)有技術(shù)存在的不足，本申請(qǐng)的目的在于提供一種芯片測(cè)試方法及其系統(tǒng)，可以提高測(cè)試速度。

為實(shí)現(xiàn)上述目的，本申請(qǐng)?zhí)峁┑男酒瑴y(cè)試方法，包括，

通過JTAG接口對(duì)連接測(cè)試端和系統(tǒng)級(jí)芯片的測(cè)試接口進(jìn)行使能，其中，所述測(cè)試接口包括：通過JTAG管腳與所述系統(tǒng)級(jí)芯片連接的所述JTAG接口和通過通用輸入輸出管腳與所述系統(tǒng)級(jí)芯片連接的通用輸入輸出接口；

經(jīng)由所述通用輸入輸出接口同時(shí)向所述系統(tǒng)級(jí)芯片發(fā)送多組測(cè)試向量數(shù)據(jù)，以對(duì)所述系統(tǒng)級(jí)芯片的多個(gè)片內(nèi)資源同時(shí)進(jìn)行測(cè)試；

響應(yīng)多個(gè)所述片內(nèi)資源的執(zhí)行結(jié)果，并同時(shí)經(jīng)由所述通用輸入輸出接口向所述測(cè)試端輸出多組測(cè)試結(jié)果數(shù)據(jù)，所述多組測(cè)試數(shù)據(jù)對(duì)應(yīng)于所述多組測(cè)試向量數(shù)據(jù)。

進(jìn)一步地，所述通過JTAG接口對(duì)連接測(cè)試端和系統(tǒng)級(jí)芯片的測(cè)試接口進(jìn)行使能的步驟，還包括：

對(duì)用于控制所述系統(tǒng)級(jí)芯片的啟動(dòng)方式的預(yù)留的兩個(gè)管腳進(jìn)行上電，以使兩個(gè)所述管腳處于高電平或低電平的狀態(tài)，以使所述系統(tǒng)級(jí)芯片進(jìn)入測(cè)試模式；

利用所述JTAG接口控制所述系統(tǒng)級(jí)芯片內(nèi)的一位寄存器，以使所述寄存器置位，進(jìn)而使所述測(cè)試接口被使能。

進(jìn)一步地，所述經(jīng)由所述通用輸入輸出接口同時(shí)向所述系統(tǒng)級(jí)芯片發(fā)送多組測(cè)試向量數(shù)據(jù)，以對(duì)所述系統(tǒng)級(jí)芯片的多個(gè)片內(nèi)資源同時(shí)進(jìn)行測(cè)試的步驟，還包括：

搭建與所述系統(tǒng)級(jí)芯片對(duì)應(yīng)的仿真環(huán)境，并將芯片驗(yàn)證代碼轉(zhuǎn)換成所述測(cè)試接口的代碼進(jìn)行模塊仿真，以得到所述測(cè)試接口的仿真波形，基于所述仿真波形生成多組所述測(cè)試向量數(shù)據(jù)；

通過所述通用輸入輸出接口及所述系統(tǒng)級(jí)芯片的片內(nèi)總線向所述系統(tǒng)級(jí)芯片的多個(gè)所述片內(nèi)資源分別傳輸多組所述測(cè)試向量數(shù)據(jù)，所述測(cè)試接口具有所述片內(nèi)總線的超級(jí)權(quán)限。

進(jìn)一步地，所述響應(yīng)多個(gè)所述片內(nèi)資源的執(zhí)行結(jié)果，并同時(shí)經(jīng)由所述通用輸入輸出接口向所述測(cè)試端輸出多組測(cè)試結(jié)果數(shù)據(jù)，所述多組測(cè)試數(shù)據(jù)對(duì)應(yīng)于所述多組測(cè)試向量數(shù)據(jù)的步驟，還包括：

通過所述片內(nèi)總線接收多個(gè)所述片內(nèi)資源的測(cè)試結(jié)果數(shù)據(jù)；