[發明專利]一種基于FPGA對B1C頻點信號的雙通道快速捕獲系統及方法

在審

• 申請號: 202211089436.3
• 申請日: 2022-09-07
• 公開（公告）號: CN115755120A
• 公開（公告）日: 2023-03-07
• 發明（設計）人: 侯福金;梁峰;邢建平;孫帆;劉世杰;孟志揚;林佳成
• 申請（專利權）人: 山東高速建設管理集團有限公司;山東大學
• 主分類號: G01S19/37
• 分類號: G01S19/37
• 代理公司: 濟南金迪知識產權代理有限公司 37219
• 代理人: 楊樹云

1.一種基于FPGA對B1C頻點信號的雙通道快速捕獲系統，其特征在于，包括：

控制邏輯模塊、載波數字控制振蕩器模塊、偽碼生成模塊、數字下變頻模塊、FFT模塊、共軛乘法器模塊、IFFT模塊及積分判決模塊；

所述載波數字控制振蕩器模塊、偽碼生成模塊、數字下變頻模塊均連接所述FFT模塊，所述FFT模塊、共軛乘法器模塊、IFFT模塊及積分判決模塊依次連接；

控制邏輯模塊：用于產生各個模塊所需要的控制信號；

載波數字控制振蕩器模塊：用于產生本地載波和副載波；

偽碼生成模塊：循環產生周期內數據和導頻通道的測距碼主碼；周期內數據包括：測距碼；根據多路選擇器根據PRN號確定Weil碼生成參數W和循環截取位置p；

數字下變頻模塊：用于對中頻輸入信號進行下變頻處理，剝離信號載波，同時通過混頻完成多普勒頻移的搜索，對混頻后的數據進行降采樣，得到符合采樣頻率的中頻數據；

FFT模塊：用于實現高速可配置的FFT算法；

共軛乘法器模塊：通過三組乘法器完成信號在頻域的共軛相乘處理，根據FFT的數據結構，將各個數據的實部和虛部進行分割；

IFFT模塊：用于實現高速可配置的IFFT算法；

積分判決模塊：用于對三路數據進行積分平方，并進行非相干累加得到構造的相關結果，最后得到相關結果的峰值和峰值所在的碼相位位置。

2.根據權利要求1所述的一種基于FPGA對B1C頻點信號的雙通道快速捕獲系統，其特征在于，控制邏輯模塊通過一個狀態機控制整個捕獲處理過程，控制邏輯模塊的工作狀態包括：

IDEL狀態:為整個時序的默認狀態，在此狀態時，各個變量被清零；當輸入信號s_start_acq為1時，代表本次搜索過程開始，此時狀態機進入WAIT狀態；

WAIT狀態:用來完成和FFT模塊配置信號的握手過程，根據FFT模塊ip的設計規則，輸入輸出信號使用AXI4-Stream通信協議；WAIT狀態開始時，計數器cnt開始計數，并讓valid信號拉高，在下個時鐘上升沿再拉低，為了保證握手成功，WAIT狀態在cnt＝4時再跳轉到下個狀態；

PUT_DATA狀態:用來向FFT模塊中送入數據，狀態時間根據FFT模塊設置的點數length設定，當cnt＝length+3時，代表所有數據都已經送入FFT模塊中，此時FFT模塊數據通道的s_axis_data_tlast被拉高，表示最后一個數據傳輸完成，cnt＝length+4時，進入WAIT_FFT狀態；

WAIT_FFT狀態:用來等待FFT模塊完成計算，當收到前向FFT模塊的數據輸出端傳來握手請求信號m_axis_data_o_valid時，狀態機進入GET_DATA狀態；

GET_DATA狀態:用來接收從前向FFT模塊傳來的數據，當FFT模塊的所有點數傳輸完畢后，使m_axis_data_tlast拉高,狀態機回到IDLE狀態。

3.根據權利要求1所述的一種基于FPGA對B1C頻點信號的雙通道快速捕獲系統，其特征在于，載波數字控制振蕩器模塊包括相位累加器；

相位累加器的變量在每個采樣時鐘周期更新，當相位累加器更新時，頻率控制字M累加在相位寄存器中，當累加的數字超出相位累加器位數N，及相位累加器向更高位進位時，輸出產生一個采樣時鐘周期的正弦或余弦信號，相位累加器清零，重新開始累加；頻率控制字M是指相位累加器每個采樣時鐘周期增加的數量；

相位累加器的高8bit截斷輸出用作正余弦查找表的地址，正余弦查找表按照相位累加器的相位信息地址輸出對應數字幅度字，對于N位相位累加器存在2ⁿ個可能的相位點；

進一步優選的，N的取值范圍為24-32。