[發明專利]DDR雙列直插式存儲模塊、存儲系統及其操作方法

在審

• 申請號: 202211085285.4
• 申請日: 2022-05-16
• 公開（公告）號: CN115295066A
• 公開（公告）日: 2022-11-04
• 發明（設計）人: 張涼;黃明
• 申請（專利權）人: 芯動微電子科技（武漢）有限公司
• 主分類號: G11C29/42
• 分類號: G11C29/42;G11C29/12
• 代理公司: 上海熠澗知識產權代理有限公司 31442
• 代理人: 林高鋒

本發明公開了一種利用數據緩存器糾錯的DDR雙列直插式存儲模塊、存儲系統及其操作方法，DDR雙列直插式存儲模塊包括第一信道，第一信道包括第一組DRAM顆粒和與第一組DRAM顆粒對應的數據緩存器；數據緩存器用于在寫操作中將外部數據發送給第一組DRAM顆粒，以及在讀操作中獲取第一組DRAM顆粒的數據；數據緩存器還用于在寫操作和讀操作中進行ECC糾錯。本發明在內存條上就能實現高性能的檢錯和糾錯，能夠極大地降低整個內存條的誤碼率。

技術領域

本發明屬于存儲器技術領域，更具體地，涉及一種利用數據緩存器糾錯的DDR雙列直插式存儲模塊、存儲系統及其操作方法。

背景技術

DDR是DDR SDRAM的簡稱，當前的雙倍速率同步動態隨機存取存儲器(Double DataRate Synchronous Dynamic Random Access Memory，DDR SDRAM)標準提供一個可支持雙列直插式存儲模塊(Dual-in-line Memory Module，DIMM)設備的通道。隨著工藝尺寸的減小、運行速率的增加以及存儲容量的增加，內存顆粒存儲數據出錯的可能性會長期存在。如何通過糾錯碼技術，使得即使在內存顆粒出現多個錯誤的情況下，也能實時自動地進行糾錯，確保系統正常運行，是一個非常重要的穩定性要求。

在硬件層面，目前內存系統中實現糾錯碼(Error Correcting Code，ECC)的技術途徑主要包括：(1)依靠內存顆粒自身進行糾錯，例如，DDR5(第五代DDR SDRAM)內存顆粒本身有1比特糾錯碼。由于實際情況下很可能會出現更多的錯碼，因此，這種糾錯能力相對比較薄弱。(2)利用內存控制器(Memory Controller，MC)進行糾錯。由于內存控制器通常在主處理器(CPU/Host)芯片上，主處理器更新換代較慢，多數通用CPU廠家難以把高性能糾錯功能，或者針對某些DRAM顆粒特別有效的糾錯碼和映射結構設計到內存控制器里，導致內存控制器的糾錯能力難以滿足現實需要。

發明內容

針對現有技術的以上缺陷或改進需求，本發明提供了一種利用數據緩存器糾錯的DDR雙列直插式存儲模塊、存儲系統及其操作方法，在內存條上就能實現高性能的檢錯和糾錯，能夠極大地降低整個內存條的誤碼率。

為實現上述目的，按照本發明的一個方面，提供了一種DDR雙列直插式存儲模塊，包括：第一信道，第一信道包括第一組DRAM顆粒和與第一組DRAM顆粒對應的數據緩存器；數據緩存器用于在寫操作中將外部數據發送給第一組DRAM顆粒，以及在讀操作中獲取第一組DRAM顆粒的數據；數據緩存器還用于在寫操作和讀操作中進行ECC糾錯。

在一些實施方式中，DDR雙列直插式存儲模塊還包括第一Rank，第一組DRAM顆粒設置于第一Rank；數據緩存器用于在寫操作中將輸入至第一信道的所有數據信號位中的數據發送給第一組DRAM顆粒，以及在讀操作中從第一組DRAM顆粒獲取第一信道的所有數據信號位。

在一些實施方式中，DDR雙列直插式存儲模塊還包括第二Rank，第二Rank設置在與第一Rank所在的面相反的面，第二Rank具有與第一組DRAM顆粒對應設置的第二組DRAM顆粒；數據緩存器還用于在寫操作中將輸入至第一信道的所有數據信號位中的數據發送給第二組DRAM顆粒，以及在讀操作中從第二組DRAM顆粒獲取第一信道的所有數據信號位。

在一些實施方式中，數據緩存器設置于第一Rank；第一Rank具有多個行位置，數據緩存器和第一組DRAM顆粒占據不同的行位置。

在一些實施方式中，數據緩存器設置于第一Rank；第一Rank具有多個行位置，第一組DRAM顆粒占據該多個行位置，數據緩存器占據第一組DRAM顆粒的一個或多個行位置。

在一些實施方式中，數據緩存器設置在與第一Rank所在的面相反的面。