[發(fā)明專利]具有硬件流水線的處理器

在審

• 申請?zhí)枺?/td>: 202211082534.4
• 申請日: 2022-09-06
• 公開（公告）號: CN115904505A
• 公開（公告）日: 2023-04-04
• 發(fā)明（設(shè)計(jì)）人: M·利夫斯利;I·金;A·古迪
• 申請（專利權(quán)）人: 想象技術(shù)有限公司
• 主分類號: G06F9/38
• 分類號: G06F9/38;G06F9/48;G06F9/50
• 代理公司: 北京三友知識產(chǎn)權(quán)代理有限公司 11127
• 代理人: 張亞靜;徐敏剛

1.一種處理器，包括：

執(zhí)行邏輯，所述執(zhí)行邏輯包括用于運(yùn)行軟件的一個(gè)或多個(gè)執(zhí)行單元；

硬件流水線，所述硬件流水線包括固定功能硬件；

寄存器組，所述軟件能夠向所述寄存器組寫入指定待由所述硬件流水線處理的任務(wù)的描述符，其中，所述寄存器組能夠一次保存多個(gè)所述描述符，所述多個(gè)所述描述符至少包括第一任務(wù)的相應(yīng)描述符和第二任務(wù)的相應(yīng)描述符；

阻擋電路，所述阻擋電路設(shè)置在所述硬件流水線的上游區(qū)段與下游區(qū)段之間；以及

控制電路，所述控制電路被配置成觸發(fā)所述上游區(qū)段以處理所述第一任務(wù)的上游階段，同時(shí)所述阻擋電路處于打開狀態(tài)，由此，來自對所述第一任務(wù)的上游階段的處理的第一數(shù)據(jù)從所述上游區(qū)段通過，以由所述下游區(qū)段在所述第一任務(wù)的下游階段中處理；

其中，所述控制電路進(jìn)一步被配置成，響應(yīng)于檢測到所述上游區(qū)段已經(jīng)完成對所述第一任務(wù)的上游階段的處理，在所述下游區(qū)段仍在處理所述第一任務(wù)的下游階段的同時(shí)觸發(fā)所述上游區(qū)段以開始處理所述第二任務(wù)的上游階段，以及將所述阻擋電路切換到關(guān)閉狀態(tài)，從而阻擋來自對所述第二任務(wù)的上游階段的處理的第二數(shù)據(jù)從所述上游區(qū)段傳遞到所述下游區(qū)段。

2.根據(jù)權(quán)利要求1所述的處理器，其中，所述控制電路進(jìn)一步被配置成，響應(yīng)于檢測到所述下游區(qū)段已經(jīng)完成對所述第一任務(wù)的下游階段的處理，將所述阻擋電路切換到所述打開狀態(tài)，使得所述第二數(shù)據(jù)從所述上游區(qū)段通過，以由所述下游區(qū)段在所述第二任務(wù)的下游階段中處理。

3.根據(jù)權(quán)利要求1或2所述的處理器，其中：

所述寄存器組包括第一寄存器集合和第二寄存器集合，所述第一寄存器集合和所述第二寄存器集合各自被布置成保存所述第一任務(wù)和所述第二任務(wù)中的相應(yīng)一個(gè)的描述符；

所述第一寄存器集合和所述第二寄存器集合中的每一個(gè)包括用于保存指定相應(yīng)任務(wù)的上游階段的相應(yīng)描述符的一部分的相應(yīng)上游寄存器子集，以及被布置成保存指定相應(yīng)任務(wù)的下游階段的相應(yīng)描述符的一部分的相應(yīng)下游寄存器子集；

所述處理器還包括上游選擇器和下游選擇器，所述上游選擇器被布置成將所述上游區(qū)段連接到所述第一寄存器集合或所述第二寄存器集合中的選定一個(gè)的上游子集，所述下游選擇器被布置成將所述下游區(qū)段連接到所述第一寄存器集合或所述第二寄存器集合中的選定一個(gè)；

其中，所述控制電路被配置成在處理所述第一任務(wù)的上游階段時(shí)控制所述上游選擇器以將所述上游區(qū)段連接到所述第一寄存器集合的上游子集，在處理所述第二任務(wù)的上游區(qū)段時(shí)將所述上游區(qū)段連接到所述第二寄存器集合的上游子集，在處理所述下游任務(wù)的下游階段時(shí)將所述下游區(qū)段連接到所述第一寄存器集合的下游子集，以及在處理所述第二任務(wù)的下游區(qū)段時(shí)將所述下游區(qū)段連接到所述第二寄存器集合的下游子集。

4.根據(jù)權(quán)利要求1、2或3所述的處理器，其中，所述控制電路包括被布置成觸發(fā)所述上游區(qū)段以執(zhí)行對每個(gè)任務(wù)的上游階段的處理的上游控制電路，以及被布置成觸發(fā)所述下游區(qū)段以執(zhí)行對每個(gè)任務(wù)的下游階段的處理的下游控制電路。

5.根據(jù)從屬于權(quán)利要求3的權(quán)利要求4所述的處理器，其中，所述上游控制電路被布置成控制所述上游選擇器以執(zhí)行對所述上游寄存器子集的選擇，并且所述下游控制電路被布置成控制所述下游選擇器以執(zhí)行對所述下游寄存器子集的選擇。

6.根據(jù)權(quán)利要求4或5所述的處理器，其中：

所述上游控制電路被布置成向所述阻擋電路發(fā)送指示所述上游區(qū)段當(dāng)前正在處理哪個(gè)任務(wù)的上游掩碼信號，并且所述下游控制電路被布置成向所述阻擋電路發(fā)送指示所述下游區(qū)段當(dāng)前正在處理哪個(gè)任務(wù)的下游掩碼信號；并且

所述阻擋電路被配置成在所述第一掩碼信號和所述第二掩碼信號指示同一任務(wù)時(shí)采取所述打開狀態(tài)，并且在所述第一掩碼信號和所述第二掩碼信號指示不同任務(wù)時(shí)采取所述關(guān)閉狀態(tài)。