[發(fā)明專利]用于FPGA芯片的固件管理裝置、方法、FPGA加速卡及電子設備

在審

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• 申請日: 2022-09-05
• 公開（公告）號: CN116301571A
• 公開（公告）日: 2023-06-23
• 發(fā)明（設計）人: 張迪
• 申請（專利權）人: 深圳致星科技有限公司
• 主分類號: G06F3/06
• 分類號: G06F3/06;G06F13/42;G06F13/16;G06F13/40
• 代理公司: 北京同達信恒知識產權代理有限公司 11291
• 代理人: 李迪

1.一種用于FPGA芯片的固件管理裝置，其特征在于，該裝置包括：第一存儲器、第二存儲器、邏輯執(zhí)行單元和控制單元；

所述控制單元的第一端與所述第一存儲器信號連接，所述控制單元的第二端與所述邏輯執(zhí)行單元的控制端信號連接，所述控制單元的第三端與FPGA芯片的第一端信號連接；所述邏輯執(zhí)行單元的第一導通端與所述第二存儲器信號連接，所述邏輯執(zhí)行單元的第二導通端與所述FPGA芯片的第二端信號連接；

所述第一存儲器用于存儲至少一個固件策略參數(shù)，所述固件策略參數(shù)包括用于表征固件防篡改模式的第一固件策略參數(shù)；

所述第二存儲器用于存儲加速卡固件；

所述控制單元被配置為，獲取所述固件策略參數(shù)，當所述固件參數(shù)為第一固件策略參數(shù)時，向所述邏輯執(zhí)行單元發(fā)送第一導通控制指令，以及在接收到所述FPGA芯片發(fā)送的第一完成信號后，向所述邏輯執(zhí)行單元發(fā)送第一斷開控制指令，其中，所述第一完成信號用于表征所述FPGA芯片加載所述加速卡固件的動作完成；

所述邏輯執(zhí)行單元被配置為，接收到所述第一導通控制指令后，導通所述第二存儲器和所述FPGA芯片之間的通路，以及在接收到所述第一斷開控制指令后，斷開所述第二存儲器和所述FPGA芯片之間的通路。

2.如權利要求1所述的裝置，其特征在于，該裝置還包括用于存儲加速卡備份固件的第三存儲器；

所述邏輯執(zhí)行單元的第三導通端與所述第三存儲器信號連接；

所述控制單元還被配置為，當所述固件策略參數(shù)為第一固件策略參數(shù)時，向所述邏輯執(zhí)行單元發(fā)送第二斷開控制指令；

所述邏輯執(zhí)行單元還被配置為，接收到所述第二斷開控制指令后，斷開所述第三存儲器和所述FPGA芯片之間的通路。

3.如權利要求2所述的裝置，其特征在于，

所述固件策略參數(shù)還包括用于表征固件防篡改模式和固件自動恢復模式的第二固件策略參數(shù)；

所述控制單元還被配置為，當所述固件策略參數(shù)為第二固件策略參數(shù)時，向所述邏輯執(zhí)行單元發(fā)送所述第一導通控制指令和所述第二斷開控制指令；若在預設時長內未接收到所述第一完成信號，則向所述邏輯執(zhí)行單元發(fā)送所述第一斷開控制指令、第二導通控制指令，以及向所述FPGA芯片發(fā)送重加載指令，其中，所述第二固件策略參數(shù)用于表征固件防篡改模式和固件自動恢復模式；

所述邏輯執(zhí)行單元還被配置為，在接收到所述第二導通控制指令后，導通所述第三存儲器和所述FPGA芯片之間的通路。

4.如權利要求3所述的裝置，其特征在于，

所述控制單元還被配置為，向所述FPGA芯片發(fā)送重加載指令后，若接收到所述FPGA芯片發(fā)送的第二完成信號，則向所述邏輯執(zhí)行單元發(fā)送所述第二斷開控制指令，其中，所述第二完成信號用于表征所述FPGA芯片重加載所述加速卡備份固件的動作完成。

5.如權利要求2所述的裝置，其特征在于，

所述固件策略參數(shù)還包括用于表征固件開發(fā)板模式的第三固件策略參數(shù)；

所述控制單元還被配置為，當所述固件策略參數(shù)為第三固件策略參數(shù)時，向所述邏輯執(zhí)行單元發(fā)送所述第一導通控制指令，以及向所述邏輯執(zhí)行單元發(fā)送所述第二斷開控制指令。

6.如權利要求3所述的裝置，其特征在于，

所述固件策略參數(shù)還包括用于表征固件開發(fā)板模式和固件自動恢復模式的第四固件策略參數(shù)；

所述控制單元還被配置為，當所述固件策略參數(shù)為第四固件策略參數(shù)時，向所述邏輯執(zhí)行單元發(fā)送所述第一導通控制指令和所述第二斷開控制指令；若在預設時長內未接收到所述第一完成信號，則向所述邏輯執(zhí)行單元發(fā)送所述第一斷開控制指令、所述第二導通指令，以及向所述FPGA芯片發(fā)送重加載指令。

7.如權利要求1～6任一所述的裝置，其特征在于，所述裝置還包括與所述FPGA芯片的第三端信號連接的PCIE接口；

所述控制單元還被配置為，通過所述PCIE接口和所述FPGA芯片接收到固件策略參數(shù)升級信息后，根據(jù)所述固件策略參數(shù)升級信息更改所述第一存儲器中存儲的固件策略參數(shù)。