[發明專利]一種高電子遷移率晶體管及其制作方法

在審

• 申請號: 202211066037.5
• 申請日: 2022-09-01
• 公開（公告）號: CN115440592A
• 公開（公告）日: 2022-12-06
• 發明（設計）人: 吳暢;郭濤;李程程;劉安
• 申請（專利權）人: 湖北九峰山實驗室
• 主分類號: H01L21/335
• 分類號: H01L21/335;H01L29/778;H01L29/06
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 姚璐華

本申請公開一種高電子遷移率晶體管及其制作方法，所述制作方法包括：提供一半導體襯底；在所述半導體襯底表面上形成外延層；在所述外延層表面的部分區域上形成電極結構；形成覆蓋所述電極結構以及所述外延層的鈍化層；其中，所述鈍化層包括：在第一方向上依次層疊的第一Al2O3層、SiO2層以及第二Al2O3層；所述第一方向垂直所述半導體襯底。所述鈍化層引入所述SiO2層降低柵極寄生電容，提升器件的頻率特性；基于所述SiO2層設置所述第一Al2O3層和所述第二Al2O3層，改善所述SiO2層致密性低的同時提高器件的耐壓和保持較低的表面漏電；在保證晶體管鈍化質量的同時，實現低柵極漏電和器件截止頻率的提升。

技術領域

本申請涉及半導體器件領域，更具體的說，涉及一種高電子遷移率晶體管及其制作方法。

背景技術

傳統柵鈍化工藝采用等離子體增強化學氣相沉積法(PECVD)高溫生成Si3N4，除生長過程中等離子體對器件表面形成轟擊產生表面態缺陷外，其高溫生長過程也會對Pt/Ti/Pt/Au柵金屬造成進一步的下沉退化，引起器件閾值電壓V_th飄移。等離子體增強化學氣相沉積法高溫沉積鈍化層的工藝，對高電子遷移率晶體管(HEMT)器件性能和可靠性都產生負面影響。采用原子層沉積(ALD)單層生長Al2O3能解決高溫工藝引入的柵極二次下沉，從而消除閾值電壓飄移現象；同時避免了等離子轟擊引入的表面態缺陷，柵極漏電能實現數量級的改善。但由于Al2O3較高的介電常數，引入比傳統的Si3N4更大的柵極寄生電容，造成器件電流截止頻率降低。也有研究機構采用Si3N4/Al2O3疊層結構，靠插入Si3N4薄層，可降低鈍化層的有效介電常數。但如果需要進一步改善柵極寄生電容，需要嘗試組合更小介電常數的介質膜材料，如SiO2(ε≈3.9)。但低溫生長單層SiO2作為鈍化層并不能很好的起到鈍化作用。

發明內容

有鑒于此，本申請提出了一種高電子遷移率晶體管及其制作方法，方案如下：一種高電子遷移率晶體管的制作方法，所述制作方法包括：

提供一半導體襯底；

在所述半導體襯底表面上形成外延層；

在所述外延層表面的部分區域上形成電極結構；

形成覆蓋所述電極結構以及所述外延層的鈍化層；

其中，所述鈍化層包括：在第一方向上依次層疊的第一Al2O3層、SiO2層以及第二Al2O3層；所述第一方向垂直所述半導體襯底。

優選的，在上述制作方法中，所述SiO2層厚度占所述鈍化層總厚度的比例大于16％。

優選的，在上述制作方法中，形成所述鈍化層的方法包括：在預設溫度下，通過原子外延生長，依次形成所述第一Al2O3層，所述SiO2層和所述第二Al2O3層。

優選的，在上述制作方法中，所述預設溫度低于250℃。

優選的，在上述制作方法中，形成所述鈍化層的方法包括：

在垂直于所述半導體襯底的方向上，依次形成多層所述鈍化層。

優選的，在上述制作方法中，所述外延層包括功能層以及位于所述功能層背離所述半導體襯底一側的帽層；

形成所述電極結構的方法包括：

在所述帽層的表面上形成源極和漏極，在平行于所述半導體襯底的方向上，位于所述源極和所述漏極之間的所述帽層包括：第一區域和位于所述第一區域兩側的第二區域；

形成覆蓋所述源極，所述漏極和所述帽層的刻蝕阻擋層；

在所述刻蝕阻擋層上形成第一開口，所述第一開口包括位于所述刻蝕阻擋層背離所述帽層的表面內的盲孔，以及基于所述盲孔形成的貫穿所述刻蝕阻擋層的通孔，所述通孔的孔徑小所述盲孔的孔徑；