[發明專利]一種全加器電路和多位全加器

有效

• 申請號: 202211053864.0
• 申請日: 2022-08-31
• 公開（公告）號: CN115113846B
• 公開（公告）日: 2022-12-06
• 發明（設計）人: 顧佳妮;玉虓
• 申請（專利權）人: 之江實驗室
• 主分類號: G06F7/501
• 分類號: G06F7/501;H03K19/20
• 代理公司: 杭州求是專利事務所有限公司 33200
• 代理人: 邱啟旺

本發明公開了一種全加器電路和多位全加器，在該全加器電路中，存內計算場效應晶體管存儲數據并根據不同的輸入信號對晶體管內數據及被加載數據執行邏輯運算，通過存內計算場效應晶體管特性及其讀寫方式，以極少的晶體管實現了低面積全加器電路。所述全加器電路結構簡單，極大降低了全加器電路面積和復雜度，相較于傳統CMOS實現的全加器電路節省了19個晶體管。

技術領域

本發明屬于半導體與集成電路技術領域，尤其涉及一種全加器電路和多位全加器。

背景技術

在基于馮·諾依曼架構的傳統計算系統中由于計算單元和存儲單元物理分立，導致數據需要在兩者之間頻繁調動，造成了系統功耗和速度的嚴重損耗。全加器作為電子系統中的一種基本單元，被廣泛用于大規模集成電路中，傳統靜態CMOS實現的全加器需要28個晶體管，除了電路速度慢以外，消耗了非常大電路面積，對電路性能與集成度十分不友好。

非易失性存內計算場效應晶體管具有高速、低功耗、高集成密度和非破壞性讀出等優點，可通過調整晶體管柵介質層材料的極化實現對數據的非易失性存儲，有助于加速實現存內計算應用。以非易失性存內計算場效應晶體管搭建的全加器電路具有高速、低功耗和面積小的特點，對于實現新型計算架構、改善計算速度與能效、提高電路集成密度具有重要作用。

發明內容

針對現有全加器電路存在的問題，本發明提供一種全加器電路和多位全加器，該電路利用非易失性存內計算場效應晶體管特性減少了電路所用面積和數據搬運功耗。

根據本申請實施例的第一方面，提供一種基于非易失性存內計算場效應晶體管的低面積全加器電路，包括：

求和產生電路，包括六個存內計算場效應晶體管，所述求和產生電路被配置成用于接收第一輸入信號、第二輸入信號和第三輸入信號，輸出第一輸出信號；以及

進位產生電路，耦合到所述求和產生電路，包括三個存內計算場效應晶體管，所述進位產生電路被配置為從上述求和產生電路接收第一輸入信號和第二輸入信號，接收第三輸入信號，輸出第二輸出信號；

其中所述第一輸出信號為第一輸入信號、第二輸入信號和第三輸入信號的求和邏輯運算結果，第二輸出信號為第一輸入信號、第二輸入信號和第三輸入信號的進位邏輯運算結果。

進一步地，所述求和產生電路包括：

第一存內計算場效應晶體管，其閾值電壓被配置成用于接收第一輸入信號，其柵極電壓被配置成用于接收第二輸入信號；

第一并聯結構，包括第二存內計算場效應晶體管和第三存內計算場效應晶體管，其中第二存內計算場效應晶體管的閾值電壓為定值，其柵極輸入信號為所述第一存內計算場效應晶體管的漏極輸出信號，其中第三存內計算場效應晶體管的閾值電壓被配置成用于接收所述第一輸入信號，其柵極電壓被配置成用于接收所述第二輸入信號；

第七存內計算場效應晶體管，其閾值電壓被配置成用于接收第三輸入信號，其柵極輸入信號為所述第一并聯結構的漏極輸出信號；

第二并聯結構，包括第八存內計算場效應晶體管和第九存內計算場效應晶體管，其中第八存內計算場效應晶體管的閾值電壓為定值，其柵極輸入信號為所述第七存內計算場效應晶體管的漏極輸出信號，其中第九存內計算場效應晶體管的閾值電壓被配置成用于接收所述第三輸入信號，其柵極輸入信號與所述第七存內計算場效應晶體管的柵極輸入信號相同，所述第二并聯結構的漏極輸出信號為第一輸出信號。

進一步地，所述進位產生電路包括：

第三并聯結構，包括第四存內計算場效應晶體管，第五存內計算場效應晶體管和第六存內計算場效應晶體管，

其中，第四存內計算場效應晶體管的閾值電壓被配置成用于接收所述第三輸入信號，其柵極輸入信號為定值；