[發(fā)明專(zhuān)利]一種數(shù)據(jù)流架構(gòu)的硬件加速方法及裝置

有效

• 申請(qǐng)?zhí)枺?/td>: 202210980907.3
• 申請(qǐng)日: 2022-08-16
• 公開(kāi)（公告）號(hào): CN115344526B
• 公開(kāi)（公告）日: 2023-04-18
• 發(fā)明（設(shè)計(jì)）人: 汪海洋;郟暉;白錦龍;趙海旭;丁冬;王鋒;花鵬程;柴志雷
• 申請(qǐng)（專(zhuān)利權(quán)）人: 江南信安（北京）科技有限公司
• 主分類(lèi)號(hào): G06F15/78
• 分類(lèi)號(hào): G06F15/78;G06F17/15
• 代理公司: 北京華清迪源知識(shí)產(chǎn)權(quán)代理有限公司 11577
• 代理人: 鄭興旺

一種數(shù)據(jù)流架構(gòu)的硬件加速方法及裝置，該方法通過(guò)主機(jī)端存儲(chǔ)NTT計(jì)算所需輸入數(shù)據(jù)，將N個(gè)輸入的NTT計(jì)算任務(wù)劃分成I個(gè)規(guī)模為J的子任務(wù)；使用OpenCL異構(gòu)計(jì)算框架，建立FPGA設(shè)備端的計(jì)算核，并將劃分得到的子任務(wù)數(shù)據(jù)傳輸?shù)紽PGA設(shè)備端上的緩存區(qū)；第一個(gè)子任務(wù)內(nèi)部數(shù)據(jù)以Dataflow的方式處理，當(dāng)?shù)谝惠喌芜\(yùn)算單元完成第一個(gè)子任務(wù)的數(shù)據(jù)處理時(shí)，第二個(gè)子任務(wù)的數(shù)據(jù)流入第一輪蝶形運(yùn)算單元，使FPGA設(shè)備端處理子任務(wù)數(shù)據(jù)時(shí)形成兩級(jí)Dataflow架構(gòu)。本發(fā)明實(shí)現(xiàn)了不同步長(zhǎng)蝶形運(yùn)算間以及多個(gè)NTT子任務(wù)間的流水式計(jì)算；能夠根據(jù)FPGA片上資源的規(guī)模靈活縮放，且具有良好的吞吐性能。

技術(shù)領(lǐng)域

本發(fā)明涉及數(shù)據(jù)處理技術(shù)領(lǐng)域，具體涉及一種數(shù)據(jù)流架構(gòu)的硬件加速方法及裝置。

背景技術(shù)

zk-SNARKs是一種加密技術(shù)，即“零知識(shí)簡(jiǎn)潔非交互知識(shí)論證”(Zero-KnowledgeSuccinct?Non-Interactive?Argument?of?Knowledge)的縮寫(xiě)，允許“證明提供者”以數(shù)學(xué)方式向“驗(yàn)證者”證明信息的準(zhǔn)確性，而不會(huì)透露除其真實(shí)性和完整性之外的任何內(nèi)容。

針對(duì)零知識(shí)證明的加速需求，現(xiàn)有技術(shù)采用在多種硬件架構(gòu)上的加速方案。2019年Zcash團(tuán)隊(duì)基于FPGA對(duì)zk-SNARK計(jì)算過(guò)程中的橢圓曲線(xiàn)操作進(jìn)行了加速，將點(diǎn)加、點(diǎn)乘、配對(duì)等一系列橢圓曲線(xiàn)計(jì)算函數(shù)實(shí)例化為硬件模塊，通過(guò)設(shè)計(jì)指令級(jí)驅(qū)動(dòng)實(shí)現(xiàn)了對(duì)橢圓曲線(xiàn)操作的軟硬件協(xié)同加速。2021年清華大學(xué)提出了零知識(shí)證明加速方案PipeZK，在28nm級(jí)ASIC架構(gòu)上實(shí)現(xiàn)了專(zhuān)用的多項(xiàng)式計(jì)算模塊和多標(biāo)量乘法模塊，相比于純軟件實(shí)現(xiàn)加速了5倍。同年上海交通大學(xué)也基于FPGA提出了一種專(zhuān)門(mén)用于區(qū)塊鏈的零知識(shí)證明硬件加速設(shè)計(jì)方案，其內(nèi)部設(shè)計(jì)了FFT、ECP、MAC三個(gè)模塊進(jìn)行協(xié)同運(yùn)算，將證明的生成過(guò)程加速了10倍。

盡管設(shè)計(jì)專(zhuān)用的零知識(shí)證明芯片確實(shí)可以獲得更佳的性能，但是也存在著面向不同零知識(shí)證明協(xié)議適配性差的缺陷。除此之外，現(xiàn)有使用Verilog或VHDL方式實(shí)現(xiàn)的FPGA/ASIC模塊化加速方案，開(kāi)發(fā)周期長(zhǎng)且更新困難。相比之下，使用GPU加速雖然大大縮短了開(kāi)發(fā)周期，但高功耗的弱點(diǎn)也使得GPU加速方案難以落地實(shí)現(xiàn)。

綜上所述，亟需一種新的用于zk-SNARK中NTT算法的數(shù)據(jù)流架構(gòu)FPGA硬件加速方案。

發(fā)明內(nèi)容

為此，本發(fā)明提供一種數(shù)據(jù)流架構(gòu)的硬件加速方法及裝置，以解決全部或部分解決背景技術(shù)中提及的問(wèn)題。

為了實(shí)現(xiàn)上述目的，本發(fā)明提供如下技術(shù)方案：一種數(shù)據(jù)流架構(gòu)的硬件加速方法，包括：

通過(guò)主機(jī)端存儲(chǔ)NTT計(jì)算所需輸入數(shù)據(jù)，將N個(gè)輸入的NTT計(jì)算任務(wù)劃分成I個(gè)規(guī)模為J的子任務(wù)；

使用OpenCL異構(gòu)計(jì)算框架，建立FPGA設(shè)備端的計(jì)算核，并將劃分得到的子任務(wù)數(shù)據(jù)傳輸?shù)紽PGA設(shè)備端上的緩存區(qū)；

第一個(gè)子任務(wù)內(nèi)部數(shù)據(jù)以Dataflow的方式處理，當(dāng)?shù)谝惠喌芜\(yùn)算單元完成第一個(gè)子任務(wù)的數(shù)據(jù)處理時(shí)，第二個(gè)子任務(wù)的數(shù)據(jù)流入第一輪蝶形運(yùn)算單元，使FPGA設(shè)備端處理子任務(wù)數(shù)據(jù)時(shí)形成兩級(jí)Dataflow架構(gòu)。

作為數(shù)據(jù)流架構(gòu)的硬件加速方法優(yōu)選方案，F(xiàn)PGA設(shè)備端上的緩存區(qū)包括多端口讀寫(xiě)的BRAM，F(xiàn)PGA設(shè)備端通過(guò)BRAM訪(fǎng)問(wèn)緩沖區(qū)的數(shù)據(jù)。

作為數(shù)據(jù)流架構(gòu)的硬件加速方法優(yōu)選方案，F(xiàn)PGA設(shè)備端對(duì)第一個(gè)子任務(wù)的規(guī)模為J的數(shù)據(jù)進(jìn)行流式訪(fǎng)問(wèn)，第一個(gè)子任務(wù)的規(guī)模為J的數(shù)據(jù)以隊(duì)列的方式流入第一個(gè)NTT計(jì)算核；

當(dāng)流入第一個(gè)NTT計(jì)算核的數(shù)據(jù)啟動(dòng)第一輪蝶形運(yùn)算單元時(shí)，第一個(gè)NTT計(jì)算核開(kāi)始運(yùn)作；

將第一輪蝶形運(yùn)算單元的輸出數(shù)據(jù)流入第二輪蝶形運(yùn)算單元。