[發明專利]用于形成柵極堆疊件的方法、半導體器件及其形成方法

在審

• 申請號: 202210962819.0
• 申請日: 2022-08-11
• 公開（公告）號: CN115831731A
• 公開（公告）日: 2023-03-21
• 發明（設計）人: 錢德拉謝卡爾·普拉卡斯·薩萬特;張景舜;余典衛;蔡家銘
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/28
• 分類號: H01L21/28;H01L21/336;H01L29/423;H01L29/78
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

本文公開了用于提供具有改善的輪廓(例如，最小至沒有翹曲、彎曲、弓形和頸縮和/或基本上垂直的側壁)的柵極堆疊件和/或柵極結構(例如，高k/金屬柵極)的柵極制造技術，其可以在各種器件類型中實現。例如，本文公開的柵極制造技術提供具有應力處理膠層的柵極堆疊件，應力處理膠層具有小于約1.0吉帕斯卡(GPa)(例如，約?2.5GPa至約0.8GPa)的殘余應力。在一些實施例中，通過在功函層上方沉積膠層以及對膠層實施應力減小處理(諸如氣體環境中的離子注入工藝和/或退火工藝)來提供應力處理膠層。在一些實施例中，通過在功函層上方形成至少一個膠子層/金屬層對、實施毒化工藝以及在該對上方形成膠子層來提供應力處理膠層。本申請的實施例還涉及用于形成柵極堆疊件的方法、半導體器件及其形成方法。

技術領域

本申請的實施例涉及用于形成柵極堆疊件的方法、半導體器件及其形成方法。

背景技術

集成電路(IC)工業經歷了指數級增長。IC材料和設計中的技術進步已經產生了多代IC，其中每一代都具有比上一代更小且更復雜的電路。在IC發展的過程中，功能密度(即，每芯片面積的互連器件的數量)普遍增加，而幾何尺寸(即，可以使用制造工藝創建的最小組件(或線))已經減小。這種按比例縮小的工藝通常通過提高生產效率和降低相關成本來提供益處。

這樣的按比例縮小也增大了處理和制造IC的復雜性，并且為了實現這些進步，在IC處理和制造中需要類似的發展。例如，已經實現了通常涉及利用金屬柵電極替換多晶硅柵電極的柵極替換工藝以改善器件性能，其中在柵極替換工藝期間調整金屬柵電極的功函值，以提供具有不同閾值(操作)電壓的器件。雖然現有的柵極制造技術和/或柵極替換工藝通常已經足以滿足其預期目的，但是隨著IC技術和/或IC部件尺寸縮小，它們并非在所有方面都完全令人滿意。

發明內容

本申請的一些實施例提供了一種用于形成柵極堆疊件的方法，所述方法包括：在溝道區域上沉積柵極介電層；在所述柵極介電層上沉積功函層；在所述功函層上形成應力處理膠層；以及在所述應力處理膠層上沉積金屬填充層。

本申請的另一些實施例提供了一種形成半導體器件的方法，包括：形成暴露溝道區域的柵極開口；在所述柵極開口中形成柵極介電層；在所述柵極介電層上方的所述柵極開口中形成功函層；在所述功函層上方的所述柵極開口中形成金屬膠層；對所述金屬膠層實施應力減小處理；以及在所述應力減小處理之后，在所述金屬膠層上方的所述柵極開口中形成金屬填充層，其中，所述柵極介電層、所述功函層、所述金屬膠層和所述金屬填充層形成填充所述柵極開口的柵極結構的柵極堆疊件。

本申請的又一些實施例提供了一種半導體器件，包括：溝道區域，設置在外延源極/漏極之間；以及柵極堆疊件，設置在所述溝道區域上方，其中，所述柵極堆疊件包括：柵極介電層，功函層，位于所述柵極介電層上方，金屬膠層，位于所述功函層上方，其中，所述金屬膠層具有約-2.5吉帕斯卡(GPa)至約0.8吉帕斯卡的殘余應力，以及金屬填充層，位于所述金屬膠層上方。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明。需要強調，根據工業中的標準實踐，各個部件未按比例繪制，僅用于說明目的。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1是根據本發明的各個方面的示例性多柵極器件的部分或全部的局部立體圖。

圖2是根據本發明的各個方面的用于制造具有應力處理膠層的柵極堆疊件的器件的方法的流程圖。

圖3A至圖3I是根據本發明的各個方面的當應力處理器件的柵極堆疊件的膠層時處于各個柵極堆疊件制造階段的器件的部分或全部的局部截面圖。

圖4A和圖4B是根據本發明的各個方面的當不應力處理器件的柵極堆疊件的膠層時處于各個柵極堆疊件制造階段的器件的部分或全部的局部截面圖。