[發明專利]一種增強部分并行架構高速LDPC譯碼器及譯碼方法在審
| 申請號： | 202210913859.6 | 申請日： | 2022-08-01 |
| 公開（公告）號： | CN115395964A | 公開（公告）日： | 2022-11-25 |
| 發明（設計）人： | 康婧;安軍社 | 申請（專利權）人： | 中國科學院國家空間科學中心 |
| 主分類號： | H03M13/11 | 分類號： | H03M13/11;H04L1/00 |
| 代理公司： | 北京方安思達知識產權代理有限公司 11472 | 代理人： | 劉振;王蔚 |
| 地址： | 100190 *** | 國省代碼： | 北京;11 |
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| 摘要： | |||
| 搜索關鍵詞： | 一種 增強 部分 并行 架構 高速 ldpc 譯碼器 譯碼 方法 | ||
1.一種增強部分并行架構高速LDPC譯碼器，所述譯碼器包括運算單元、信道接收信息存儲模塊、置信度信息存儲模塊、硬判決存儲模塊、數據對齊模塊和控制器；
所述運算單元：用于讀取所述信道接收信息存儲模塊信息以及置信度信息存儲模塊信息完成譯碼過程中的校驗節點更新和變量節點更新運算，輸出譯碼結果；
所述信道接收信息存儲模塊：用于接收并緩存外部輸入的LDPC譯碼軟信息；
所述置信度信息存儲模塊：用于存儲譯碼過程中所述運算單元計算產生的節點更新置信度信息；
所述硬判決存儲模塊：用于對譯碼過程中所述運算單元計算產生的硬判決結果進行存儲；
所述數據對齊模塊：在譯碼過程中利用數據對齊模塊規避訪存沖突；
所述控制器：用于協調各模塊的工作，完成譯碼過程。
2.根據權利要求1所述的增強部分并行架構高速LDPC譯碼器，其特征在于，所述信道接收信息存儲模塊由n個RAM組成，每個RAM位寬為P×Q比特，深度為L/P；
其中，n為LDPC碼校驗矩陣包含子矩陣的列數；P為增強并行度；Q為量化比特數；L為LDPC碼校驗矩陣子矩陣的階數。
3.根據權利要求2所述的增強部分并行架構高速LDPC譯碼器，其特征在于，所述置信度信息存儲模塊由m×n×cirweight個RAM組成，每個RAM位寬為P×Q比特，深度為L/P；
其中，m為LDPC碼校驗矩陣包含子矩陣的行數；cirweight為LDPC碼校驗矩陣子矩陣行列重數。
4.根據權利要求3所述的增強部分并行架構高速LDPC譯碼器，其特征在于，所述硬判決存儲模塊由n個RAM組成，每個RAM位寬為P，深度為L/P。
5.根據權利要求4所述的增強部分并行架構高速LDPC譯碼器，其特征在于，所述運算單元包括校驗節點更新模塊和變量節點更新模塊。
6.根據權利要求5所述的增強部分并行架構高速LDPC譯碼器，其特征在于，所述校驗節點更新模塊由m×P個校驗節點處理單元組成；所述校驗節點處理單元包括符號求解子單元、最小值次小值求解子單元和修正因子子單元。
7.根據權利要求5所述的增強部分并行架構高速LDPC譯碼器，其特征在于，所述變量節點更新模塊由n×P個變量節點處理單元組成，采用樹形級聯累加器實現。
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