[發(fā)明專利]一種降低柵電荷的屏蔽柵溝槽型MOSFET制造方法

有效

• 申請?zhí)枺?/td>: 202210905390.1
• 申請日: 2022-07-29
• 公開（公告）號: CN114975126B
• 公開（公告）日: 2022-10-25
• 發(fā)明（設(shè)計）人: 徐大偉
• 申請（專利權(quán)）人: 威晟半導體科技（廣州）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/423;H01L29/78
• 代理公司: 無錫派爾特知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 32340
• 代理人: 楊立秋

1.一種降低柵電荷的屏蔽柵溝槽型MOSFET制造方法，其特征在于，包括：

提供襯底和其表面的外延層，在所述外延層中刻蝕出溝槽；

在所述溝槽中填滿介質(zhì)層，對介質(zhì)層進行刻蝕保留底部較厚的介質(zhì)層；

在溝槽中填充滿多晶硅，并將其刻蝕成梯柱狀結(jié)構(gòu)；

利用CVD進行介質(zhì)層填充，介質(zhì)層填充包圍梯柱結(jié)構(gòu)的多晶硅；

刻蝕掉溝槽上部分介質(zhì)層，保持梯柱狀多晶硅上方覆蓋有介質(zhì)；

通過熱氧化形成頂部柵極氧化層，然后沉積柵極多晶硅，將頂部柵極多晶硅中間部分刻蝕掉，使頂部柵極多晶硅形成分離的兩部分；

最后形成P型體區(qū)摻雜、源極N型摻雜、金屬接觸結(jié)構(gòu)；

其中，

在溝槽中填充滿多晶硅，并將其刻蝕成梯柱狀結(jié)構(gòu)包括：

在溝槽中進行多晶硅的沉積，填充滿溝槽，并用CMP工藝減薄多晶硅至外延層表面；

使用光罩Poly_etch MASK進行光刻，對溝槽內(nèi)的多晶硅進行干法刻蝕至多晶硅的底部，形成溝槽內(nèi)的多晶硅柱狀結(jié)構(gòu)；

不使用光罩，直接對多晶硅柱狀結(jié)構(gòu)進行第二次刻蝕，由形成上窄下寬的多晶硅梯柱結(jié)構(gòu)。

2.如權(quán)利要求1所述的降低柵電荷的屏蔽柵溝槽型MOSFET制造方法，其特征在于，利用第一張刻蝕溝槽的光罩在所述外延層中刻蝕出溝槽。

3.如權(quán)利要求2所述的降低柵電荷的屏蔽柵溝槽型MOSFET制造方法，其特征在于，在所述溝槽中填滿介質(zhì)層，對介質(zhì)層進行刻蝕保留底部較厚的介質(zhì)層包括：

利用CVD的方式在溝槽中填充介質(zhì)層；

復用第一張刻蝕溝槽的光罩刻蝕去除溝槽上部及側(cè)壁的介質(zhì)層，保留溝槽底部較厚的介質(zhì)層。

4.如權(quán)利要求3所述的降低柵電荷的屏蔽柵溝槽型MOSFET制造方法，其特征在于，所述溝槽底部較厚的介質(zhì)層厚度為100nm~1um。

5.如權(quán)利要求3所述的降低柵電荷的屏蔽柵溝槽型MOSFET制造方法，其特征在于，在對介質(zhì)層進行刻蝕保留底部介質(zhì)層之后，所述方法還包括：進行熱氧化，在溝槽的側(cè)壁形成保護氧化層。

6.如權(quán)利要求1-4任一項所述的降低柵電荷的屏蔽柵溝槽型MOSFET制造方法，其特征在于，所述介質(zhì)層包括SiO₂、SiN、HfO₂、AL₂O₃中的單獨一種或多種混合，或多種的疊層的絕緣介質(zhì)層。