[發明專利]用于半導體裸片組合件的導電緩沖層以及相關聯的系統和方法

在審

• 申請號: 202210866871.6
• 申請日: 2022-07-22
• 公開（公告）號: CN115732445A
• 公開（公告）日: 2023-03-03
• 發明（設計）人: 周衛
• 申請（專利權）人: 美光科技公司
• 主分類號: H01L23/488
• 分類號: H01L23/488;H01L25/065;H01L25/18;H01L21/60
• 代理公司: 北京律盟知識產權代理有限責任公司 11287
• 代理人: 任超

公開用于半導體裸片組合件的導電緩沖層以及相關聯的系統和方法。在實施例中，半導體裸片組合件包含直接接合到彼此的第一半導體裸片和第二半導體裸片。所述第一半導體裸片包含第一銅墊且所述第二半導體裸片包含第二銅墊。所述第一銅墊和第二銅墊形成所述第一半導體裸片和第二半導體裸片之間的互連件，且所述互連件包含處于在所述第一銅墊和第二銅墊之間的導電緩沖材料，其中所述導電緩沖材料包含導電粒子聚合體。在一些實施例中，所述第一銅墊和第二銅墊不相連但通過所述導電緩沖材料彼此電連接。在一些實施例中，所述導電緩沖材料是多孔的以使得所述導電粒子聚合體可響應于施加到所述導電緩沖層的所述壓力而被壓縮在一起。

技術領域

本公開大體上涉及半導體裝置組合件，且更具體地說，涉及用于半導體裸片組合件的導電緩沖層以及相關聯的系統和方法。

背景技術

半導體封裝通常包含安裝在封裝襯底上且包覆在保護性覆蓋物中的一或多個半導體裸片(例如存儲器芯片、微處理器芯片、成像器芯片)。半導體裸片可包含功能特征，例如存儲器單元、處理器電路或成像器裝置，以及電連接到所述功能特征的接合墊。接合墊可電連接到封裝襯底的對應導電結構，所述對應導電結構可耦合到保護性覆蓋物外部的端子，使得半導體裸片可連接到更高電平的電路。

在一些半導體封裝中，兩個或更多個半導體裸片堆疊在彼此之上以減少半導體封裝的占據面積。堆疊中的半導體裸片可以類似階梯的圖案布置(這可稱作“疊瓦堆疊”)，使得半導體裸片的一部分可自由地可接近，例如，用以將接合線附接到位于所述部分中的一或多個接合墊。在一些情況下，半導體裸片可堆疊成“Z形”圖案以相對于上覆于接合墊上方的半導體裸片增加接合墊上方的空間，以便有助于形成接合線。然而，此類布置往往會增加半導體封裝的總高度。此外，接合線可增加高度和/或引入信號傳播延遲。

發明內容

在一個方面中，本公開涉及一種半導體裸片，其包括：半導體襯底；處于所述半導體襯底上方的介電層；處于所述介電層中的接合墊，所述接合墊包含相對于所述介電層的與所述半導體襯底相對的表面凹進的頂表面；和處于所述接合墊上的導電緩沖層，其中所述導電緩沖層包含導電粒子聚合體，并且是柔性的以響應于施加到所述導電緩沖層的壓力而變形。

在另一方面中，本公開涉及一種方法，其包括：提供包含第一介電層的第一半導體裸片，其中所述第一介電層包含具有相對于所述第一介電層的第一表面凹進的第一頂表面的第一接合墊，且其中導電緩沖層安置在所述接合墊上，所述導電緩沖層包含導電粒子聚合體并且是柔性的以響應于施加到所述導電緩沖層的壓力而變形；提供包含具有第二表面的第二介電層的第二半導體裸片，其中所述第二介電層包含具有第二頂表面的第二接合墊；附接所述第一半導體裸片和第二半導體裸片以使得所述第一表面與所述第二表面接觸以形成接合界面，且所述第一接合墊對準到并面向所述第二接合墊；和加熱附接到彼此的所述第一半導體裸片和第二半導體裸片。

在另一方面中，本公開涉及一種半導體裸片組合件，其包括：第一半導體裸片，其包含：第一半導體襯底；處于所述第一半導體襯底上方的第一介電層；和處于所述第一介電層中的第一銅墊，所述第一銅墊具有與所述第一半導體襯底相對的第一表面；和第二半導體裸片，其包含：第二半導體襯底；處于所述第二半導體襯底上方的第二介電層；和處于所述第二介電層中的第二銅墊，所述第二銅墊具有與所述第二半導體襯底相對的第二表面，其中：在所述第一半導體裸片和第二半導體裸片之間的接合界面處，所述第一介電層與所述第二介電層直接接觸；且所述第一銅墊和第二銅墊形成所述第一半導體裸片和第二半導體裸片之間的互連件，所述互連件具有處于所述第一銅墊和第二銅墊之間的導電緩沖材料，其中所述導電緩沖層包含導電粒子聚合體，且其中所述導電緩沖層與所述第一銅墊和第二銅墊相比較不致密。

附圖說明

參照附圖可以更好地理解本發明技術的許多方面。附圖中的組件不一定按比例。實際上，重點在于清楚地說明本發明技術的總特征和原理。

圖1說明直接接合方案的工藝步驟的各個階段。