[發明專利]集成電路的節點優化方法、裝置、電子設備及可讀介質

有效

• 申請號: 202210864938.2
• 申請日: 2022-07-21
• 公開（公告）號: CN115204077B
• 公開（公告）日: 2023-04-18
• 發明（設計）人: 史峰;張楠;劉大為;劉志鵬
• 申請（專利權）人: 北京芯思維科技有限公司
• 主分類號: G06F30/327
• 分類號: G06F30/327;G06F30/337
• 代理公司: 北京金訊知識產權代理事務所(特殊普通合伙) 11554
• 代理人: 黃劍飛

本公開涉及一種集成電路的節點優化方法、裝置、電子設備及計算機可讀介質。該方法包括：基于所述集成電路的多級邏輯網絡生成多個最大獨立扇出錐；生成所述多個最大獨立扇出錐中的每個最大獨立扇出錐的多個切分集合；對所述多個最大獨立扇出錐對應的多個切分集合進行矩陣操作以對所述集成電路進行節點優化。本申請涉及的集成電路的節點優化方法、裝置、電子設備及計算機可讀介質，能夠將集成電路邏輯網絡中節點之間的關系由原有的鏈接式更新為矩陣形式，并通過矩陣計算方式，快速準確的對集成電路網絡進行節點優化。

技術領域

本公開涉及集成電路設計領域，具體而言，涉及一種集成電路的節點優化方法、裝置、電子設備及計算機可讀介質。

背景技術

通常，在給定了電路規格與設計要求之后，電路設計工程師會利用硬件描述語言(Hardware?Description?Language,HDL)對電路的行為進行設計。HDL可以描述數字電路的邏輯功能，這樣電路設計工程師可以把更多精力投入功能方面的設計，而避免在一開始就研究可能極其復雜的電路連線。通過HDL可將邏輯電路功能轉換成電路結構描述，電路結構一般通過網表(netlist)來表示和保存，網表本質上就是電路連線關系的描述。如今，具有實用邏輯功能的電路通常使用多級邏輯網絡(multi-level?logic?networks)來表示。

不過有的時候，對于一個確定功能的集成電路而言，由于在編寫過程中編寫代碼不同，其可能對應著不同的實際電路，復雜度也差異很大。由于這個原因，在實際設計階段，經常會對集成電路對應的邏輯網絡進行優化，以減輕實際電路的復雜度。可通過簡化集成電路對應的邏輯函數，從而讓所用的邏輯門數減少，也就是減少集成電路對應的多層次的邏輯網絡中節點的數量，同時滿足原有涉及中的時序、面積、功耗要求。

優化過后的邏輯門網表將進一步接受各種驗證，保證其功能符合設計人員的預期。然后，網表將被送往集成電路硬件廠商，在那里技術人員將采用器件與具體器件工藝相關的技術，根據邏輯門網表制造真實的電路，如專用集成電路。

在所述背景技術部分公開的上述信息僅用于加強對本申請的背景的理解，因此它可以包括不構成對本領域普通技術人員已知的現有技術的信息。

發明內容

有鑒于此，本申請提供一種集成電路的節點優化方法、裝置、電子設備及計算機可讀介質，能夠將集成電路邏輯網絡中節點之間的關系由原有的鏈接式更新為矩陣形式，并通過矩陣計算方式，快速準確的對集成電路網絡進行節點優化。

本申請的其他特性和優點將通過下面的詳細描述變得顯然，或部分地通過本申請的實踐而習得。

根據本申請的一方面，提出一種集成電路的節點優化方法，該方法包括：基于所述集成電路的多級邏輯網絡生成多個最大獨立扇出錐；生成所述多個最大獨立扇出錐中的每個最大獨立扇出錐的多個切分集合；對所述多個最大獨立扇出錐對應的多個切分集合進行矩陣操作以對所述集成電路進行節點優化。

在本申請的一種示例性實施例中，基于所述集成電路的多級邏輯網絡生成多個最大獨立扇出錐，包括：基于所述集成電路的拓撲圖結構生成所述集成電路的鄰接矩陣；對所述鄰接矩陣進行矩陣運算以生成所述集成電路的多個最大獨立扇出錐。

在本申請的一種示例性實施例中，對所述鄰接矩陣進行矩陣運算以生成所述集成電路的多個最大獨立扇出錐，包括：由所述多級邏輯網絡中提取所述集成電路的輸入節點和輸出節點；由所述輸入節點開始基于前向波逐級向輸出節點推進；對每一級前向波中基于所述鄰接矩陣進行矩陣運算以更新當前級別的前向波中節點和其父節點之間的從屬關系；在前向波推進到輸出節點之后，根據每個節點和其父節點之間的從屬關系生成所述集成電路的所述多個最大獨立扇出錐。

在本申請的一種示例性實施例中，生成所述多個最大獨立扇出錐中的每個最大獨立扇出錐的多個切分集合，包括：由所述多級邏輯網絡中提取所述集成電路的輸入節點和輸出節點；由所述輸出節點開始基于前向波逐級向輸入節點推進；在前向波推進到輸出節點之后，生成每個最大獨立扇出錐對應的多個切分集合。