[發明專利]顯示模組和顯示裝置

在審

• 申請號: 202210864621.9
• 申請日: 2022-07-21
• 公開（公告）號: CN115084083A
• 公開（公告）日: 2022-09-20
• 發明（設計）人: 孫艷六;梁蓬霞
• 申請（專利權）人: 京東方科技集團股份有限公司
• 主分類號: H01L23/52
• 分類號: H01L23/52;H01L27/12
• 代理公司: 北京清亦華知識產權代理事務所(普通合伙) 11201
• 代理人: 李雪靜

本發明提供了顯示模組和顯示裝置。該顯示模組包括顯示面板，所述顯示面板包括顯示區和圍繞所述顯示區設置的非顯示區，所述非顯示區的一邊具有綁定區；呈多行多列間隔設置的綁定焊盤，所述綁定焊盤設置在所述綁定區。由此，本發明中將綁定焊盤設置在非顯示區的一側，即綁定焊盤設置在顯示模組的單邊，且該單邊設置多行的綁定焊盤，從而有效減少了COF或COG在顯示模組的非顯示區單邊的排布尺寸，大幅縮減顯示模組外觀邊框尺寸，進而有助于實現窄邊框的設計。

技術領域

本發明涉及顯示技術領域，具體的，涉及顯示模組和顯示裝置。

背景技術

隨著裸眼3D和AR/VR技術的興起，行業對顯示屏的分辨率提出了非常高的要求，原有326PPI的像素基準已經不能滿足需求，動輒就是幾千PPI的顯示密度成為緊迫需求。然后對應這么高PPI，現有的COF(覆晶薄膜)或COG(Chip On Glass)Bonding(綁定)方法也無法與之匹配，因為在信息量大幅增加的前提下，channel(通道)數也大幅增加，而目前的Bonding工藝也是存在Pin間極限尺寸的，導致最終排布的COF或COG尺寸遠大于顯示區尺寸，即使雙邊Bonding也無法解決顯示模組外觀尺寸的問題，大大降低了整體顯示模組的美觀度。

發明內容

本發明旨在至少在一定程度上解決相關技術中的技術問題之一。為此，本發明的一個目的在于提出一種顯示模組，該顯示模組可以有效減少COF或COG在顯示模組的非顯示區單邊的排布尺寸，大幅縮減顯示模組外觀邊框尺寸。

在本發明的一方面，本發明提供了一種顯示模組。根據本發明的實施例，該顯示模組包括顯示面板，所述顯示面板包括顯示區和圍繞所述顯示區設置的非顯示區，所述非顯示區的一邊具有綁定區；呈多行多列間隔設置的綁定焊盤，所述綁定焊盤設置在所述綁定區。由此，本發明中將綁定焊盤設置在非顯示區的一側，即綁定焊盤設置在顯示模組的單邊，且該單邊設置多行的綁定焊盤，從而有效減少了COF或COG在顯示模組的非顯示區單邊的排布尺寸，大幅縮減顯示模組外觀邊框尺寸，進而有助于實現窄邊框的設計。

根據本發明的實施例，所述綁定區包括：襯底基板；多個間隔設置的第一導電層，所述第一導電層位于所述襯底基板的一側；第一絕緣層，所述第一絕緣層設置在所述第一導電層遠離所述襯底基板的一側；多個間隔設置的第二導電層，所述第二導電層設置在所述第一絕緣層遠離所述襯底基板的一側，且通過第一通孔與所述第一導電層接觸連接；第二絕緣層，所述第二絕緣層設置在所述第二導電層遠離所述襯底基板的一側；多個綁定焊盤設置在所述第二絕緣層的表面上，且通過第二通孔與所述第一導電層接觸連接，所述綁定焊盤位于所述第二導電層遠離所述顯示區的一側。

根據本發明的實施例，同一列的所述綁定焊盤共用一個所述第一導電層。

根據本發明的實施例，所述一列所述綁定焊盤對應一個所述第二導電層。

根據本發明的實施例，所述第一導電層與所述顯示區中的薄膜晶體管中的柵極同層設置，所述第二導電層與所述薄膜晶體管中的源漏電電極層同層設置。

根據本發明的實施例，所述顯示區包括多列設置的像素，所述顯示模組包括m行n列所述綁定焊盤，包括n組數據線集合，每一組數據線集合包括m*k條數據線，至少一列子像素通過一條所述數據線綁定在所述一個所述綁定焊盤上，其中，n組所述數據線集合在所述綁定焊盤行排布方向上依次排列，第i組的所述數據線綁定在第i列的所述綁定焊盤上，m和n均為大于等于2的正整數，1≤i≤n，且i為整數，k為正整數。

根據本發明的實施例，第i組的m*k條所述數據線分別綁定在第i列的m個所述綁定焊盤上，每一個所述綁定焊盤綁定k條所述在數據線，且在所述綁定焊盤行排布方向上，m*k條所述數據線依次交替綁定在第i列的m個所述綁定焊盤。

根據本發明的實施例，相鄰兩列的所述子像素通過一條所述數據線綁定在所述一個所述綁定焊盤上。