[發明專利]一種數據打散移位寄存結構

有效

• 申請號: 202210856032.6
• 申請日: 2022-07-21
• 公開（公告）號: CN115083496B
• 公開（公告）日: 2022-11-08
• 發明（設計）人: M·亞歷山大
• 申請（專利權）人: 浙江力積存儲科技有限公司
• 主分類號: G11C19/28
• 分類號: G11C19/28
• 代理公司: 蘇州彰尚知識產權代理事務所(普通合伙) 32336
• 代理人: 周勤徑

本發明公開一種數據打散移位寄存結構，包括順次連接的M組鎖存單元組，每一鎖存單元組又包括順次排布的N個鎖存器，每一鎖存單元組內的一個鎖存器為冗余單元，則，對于任意鎖存單元組內的任意鎖存器G_x（Q_y），其中，x為大于等于0小于等于M?1的整數，y為大于等于0小于等于N?1的整數，滿足，鎖存器G_x（Q_y）輸入為前級鎖存單元組G_x?1內的鎖存器（Q_z）的輸出；數據總線按照數據周期T間隔，從待加載數據中順次地選取數據，并順次加載至首組鎖存單元組的鎖存器內，獲取數據時，從各所述鎖存單元組的非冗余單元鎖存器內獲取數據，其實現更高的數據加載頻率的同時，不僅能降低系統所需鎖存器的數量，也能降低系統整體的功耗。

技術領域

本發明涉及芯片設計技術領域，具體地說，涉及一種將數據打散的數據打散移位寄存結構。

背景技術

對于移位寄存結構來說，技術革新的方向之一，是始終試圖提高數據加載速度、數據存儲效率的同時降低系統功耗，以及在系統采用時鐘個數與鎖存器個數之間尋求平衡。

以早先技術中的邊沿觸發鏈式移位寄存器結構為例，其基于選用的觸發器的不同類型，會在時鐘的上升沿或者下降沿實現數據從一個寄存器轉移到下一個寄存器的過程，圖1為示意圖，示出了傳統結構下的移位寄存器的移位寄存原理，圖1中框體框選出的部分，則為數據加載傳輸完成時，鎖存器內存儲的數據數列。參看圖1，以加載并存儲8位數據的移位寄存器為例，傳統觸發鏈式移位寄存器配置有單時鐘，其按照預定的位置和順序串行傳輸數據，如框體中所示，時鐘的最后一個下降沿時，從Q₇至Q₀的8個觸發器中存儲的數據依次為D₀至D₇，從而在該舉例中，通過8個時鐘周期完成了8位數據的加載和存儲，并且在該過程中，在每個時鐘周期內，都實現了一位數據的移位。可設想，當需要存儲的數據位數增多時，則相應的需要更多的觸發器和更長的時間周期才能完成全部數據的加載和存儲。

現有技術又提出如圖2所示的一種使用脈沖鎖存器的移位寄存器。該種移位寄存器內如果只使用鎖存器，則一旦時鐘由高變低或者由低變高時，所有鎖存器都將變透明，數據將立即從起始到結束。參看圖2，該移位寄存器結構包括5個鎖存器，并設置有4個時鐘。設定初始狀態下，5個鎖存器按照自左至右的順序依次為第一鎖存器至第五鎖存器，并依次存儲有（N-2、N-1，N，N+1，N+2）的數據，按照CLK3至CLK0的順序，則后置鎖存器將前置鎖存器的輸出作為輸入，當再次切換至CLK0時，此時第四鎖存器和第五鎖存器內的數據相同，且都為N+1。因此對于使用脈沖鎖存器的移位寄存器，為鎖存器配置延遲又成了必不可少的設計步驟。可相應的，該結構下為實現延遲設計，是需要配置額外的延遲單元，以實現對數據或者兩相鄰鎖存器之間時鐘的延遲。而當需要存儲數千個熔斷器值時，額外增加的該部分延遲單元，同樣與前述的縮小移位寄存器面積的設計理念背道而馳。

從而，為了提高移位寄存器結構的面積利用率，減小移位寄存器的芯片設計面積，又提出了一種通過增加時鐘的方式，減少鎖存器數量，并引入冗余鎖存器單元，以提高鎖存器利用率和數據傳輸正確率的移位寄存結構。圖3為示意圖，示出了現有技術下該種引入冗余單元的移位寄存結構，參看圖3，將12個鎖存器分為4個鎖存單元組，每一鎖存單元組內包含3個鎖存器，同時，每一鎖存單元組中的末位鎖存器為冗余單元，冗余單元也即被視為不作為的單元，冗余單元僅參與移位過程，而在獲取數據時對冗余單元內的數據進行忽略。再配置3個時鐘，且每一時鐘相較于前一時鐘延遲2/3個時鐘周期，這樣，相較于通過16個鎖存器采用1個時鐘的8個周期存儲8位數據的傳統觸發鏈式移位寄存器結構，改進后的帶冗余移位寄存結構通過12個鎖存器采用3個時鐘加載8位數據，一定程度上減少了采用鎖存器的個數。