[發明專利]用于深度學習和其它算法的FP16-S7E8混合精度

在審

• 申請號: 202210829031.2
• 申請日: 2019-08-05
• 公開（公告）號: CN115421686A
• 公開（公告）日: 2022-12-02
• 發明（設計）人: S.N.卡什亞普;A.萊珀;P.博伊爾
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F7/483
• 分類號: G06F7/483;G06F7/544;G06F9/30;G06F17/16;G06N3/04;G06N3/063
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 丁辰;李嘯

1.一種芯片，包括：

多個存儲器控制器；

耦合到所述多個存儲器控制器的二級（L2）高速緩沖存儲器；

耦合到所述多個存儲器控制器并耦合到所述L2高速緩沖存儲器的處理器，所述處理器具有多個核，所述多個核包括核，所述核響應于指定包括多個16位浮點數據元素的第一源矢量、包括多個16位浮點數據元素的第二源矢量、和包括多個浮點數據元素的第三源矢量的指令而進行以下操作：

將來自所述第一源矢量的所述多個16位浮點數據元素與來自所述第二源矢量的所述多個16位浮點數據元素中的對應16位浮點數據元素相乘，以生成多個對應乘積，其中來自所述第一源矢量的16位浮點數據元素和來自所述第二源矢量的16位浮點數據元素各自具有符號位、八個指數位、和七個有效位；

將所述多個乘積與來自所述第三源矢量的所述多個浮點數據元素的對應浮點數據元素累加，以生成多個對應的累加浮點數據元素；

根據舍入模式對所述累加浮點數據元素中的一個或多個累加浮點數據元素進行舍入；

使所述累加浮點數據元素中的一個或多個累加浮點數據元素飽和；以及

將多個結果浮點數據元素存儲在目的地中；

耦合到所述處理器的互連；以及

耦合到所述處理器的總線控制器。

2.根據權利要求1所述的芯片，其中，來自所述第一源矢量的所述16位浮點數據元素和來自所述第二源矢量的所述16位浮點數據元素各自是神經半精度元素。

3.根據權利要求1所述的芯片，其中，所述舍入模式是舍入到最接近的偶數，并且由所述指令指定。

4.根據權利要求1至3中任一項所述的芯片，還包括指令轉換器，所述指令轉換器用于將所述指令轉換成由所述核可執行的不同指令集的一個或多個指令。

5.根據權利要求1至3中任一項所述的芯片，其中，所述多個核包括圖形核。

6.根據權利要求1至3中任一項所述的芯片，其中，所述多個核是異質的。

7.一種由芯片執行的方法，所述方法包括：

通過所述芯片的多個存儲器控制器來訪問存儲器；

將數據存儲在所述芯片的二級（L2）高速緩沖存儲器中；

通過所述芯片的處理器的多個核來處理數據，所述多個核包括核；

通過所述核來執行指令，指定包括多個16位浮點數據元素的第一源矢量、包括多個16位浮點數據元素的第二源矢量、和包括多個浮點數據元素的第三源矢量的指令用于：

將來自所述第一源矢量的所述多個16位浮點數據元素與來自所述第二源矢量的所述多個16位浮點數據元素中的對應16位浮點數據元素相乘，以生成多個對應乘積，其中來自所述第一源矢量的16位浮點數據元素和來自所述第二源矢量的16位浮點數據元素各自具有符號位、八個指數位、和七個有效位；

將所述多個乘積與來自所述第三源矢量的所述多個浮點數據元素的對應浮點數據元素累加，以生成多個對應的累加浮點數據元素；

根據舍入模式對所述累加浮點數據元素中的一個或多個累加浮點數據元素進行舍入；

使所述累加浮點數據元素中的一個或多個累加浮點數據元素飽和；以及

將多個結果浮點數據元素存儲在目的地中；

將數據從所述處理器傳送到所述芯片的互連；以及

通過所述芯片的總線控制器來訪問總線。

8.根據權利要求7所述的方法，其中，來自所述第一源矢量的所述16位浮點數據元素和來自所述第二源矢量的所述16位浮點數據元素各自是神經半精度元素。

9.根據權利要求7所述的方法，還包括根據所述指令來確定所述舍入模式，并且其中，所述舍入模式是舍入到最接近的偶數。

10.根據權利要求7至9中任一項所述的方法，還包括將所述指令轉換成由所述核的執行電路可執行的不同指令集的一個或多個指令。