[發(fā)明專利]一種晶圓級(jí)集成系統(tǒng)的測(cè)試結(jié)構(gòu)及測(cè)試方法

有效

• 申請(qǐng)?zhí)枺?/td>: 202210785368.8
• 申請(qǐng)日: 2022-07-06
• 公開（公告）號(hào): CN114843250B
• 公開（公告）日: 2022-10-21
• 發(fā)明（設(shè)計(jì)）人: 王偉豪;李順斌;劉冠東;張汝云
• 申請(qǐng)（專利權(quán)）人: 之江實(shí)驗(yàn)室
• 主分類號(hào): H01L23/544
• 分類號(hào): H01L23/544;B07C5/344;G01R31/26
• 代理公司: 杭州浙科專利事務(wù)所(普通合伙) 33213
• 代理人: 孫孟輝

本發(fā)明公開了一種晶圓級(jí)集成系統(tǒng)的測(cè)試結(jié)構(gòu)及測(cè)試方法，該測(cè)試結(jié)構(gòu)是由晶圓襯底和鍵合在晶圓上的芯粒，以及在晶圓上從芯粒周圍引出的芯粒測(cè)試電路和通過晶圓互連引出到晶圓外圍的系統(tǒng)測(cè)試電路組成；其測(cè)試方法是利用一次扎針實(shí)現(xiàn)對(duì)集成芯粒的測(cè)試和集成系統(tǒng)的測(cè)試。首先，對(duì)同質(zhì)的芯粒進(jìn)行相應(yīng)的晶圓級(jí)芯片測(cè)試，測(cè)試結(jié)束標(biāo)記失效的芯粒后，進(jìn)入下一種類型的同質(zhì)芯粒測(cè)試，完成所有芯粒測(cè)試后，根據(jù)通過測(cè)試的芯粒構(gòu)建系統(tǒng)鏈路，對(duì)晶圓級(jí)集成系統(tǒng)進(jìn)行系統(tǒng)級(jí)測(cè)試。利用本發(fā)明可以一次扎針就完成對(duì)鍵合芯粒的測(cè)試以及晶上集成系統(tǒng)的測(cè)試，利用芯粒測(cè)試可以篩除失效的芯粒，系統(tǒng)級(jí)測(cè)試可以確保系統(tǒng)鏈路的正確性以及整個(gè)晶上系統(tǒng)的可靠運(yùn)行。

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，尤其涉及一種晶圓級(jí)集成系統(tǒng)的測(cè)試結(jié)構(gòu)及測(cè)試方法。

背景技術(shù)

隨著集成電路產(chǎn)業(yè)進(jìn)入到后摩爾定律時(shí)代，先進(jìn)集成封裝技術(shù)逐步成為潮流的浪尖。最具有代表性的要數(shù)英特爾和臺(tái)積電分別發(fā)布的2.5D封裝技術(shù)EMIB和CoWoS。集成電路的封裝類型也逐步從2D封裝轉(zhuǎn)向2.5D以及3D封裝方向發(fā)展，領(lǐng)域中也涌現(xiàn)出各式各樣SoC（System on Chip）以及SiP（System in package）。在2021年臺(tái)積電將系統(tǒng)進(jìn)一步布局到晶圓上，發(fā)布了用于人工智能的InFO_SoW（Integrated Fan Out_System on Wafer）晶上系統(tǒng)技術(shù)。

實(shí)現(xiàn)SoW通常依靠W2W（Wafer to Wafer）或D2W（Die to Wafer）的鍵合技術(shù)來實(shí)現(xiàn)系統(tǒng)在晶圓上集成。傳統(tǒng)的芯片測(cè)試通常在晶圓級(jí)測(cè)試中對(duì)芯片統(tǒng)一進(jìn)行DC、AC、壓力測(cè)試以及功能性測(cè)試等后，將晶圓切片對(duì)每個(gè)芯片進(jìn)行獨(dú)立封裝后再進(jìn)行封裝級(jí)的測(cè)試以及系統(tǒng)級(jí)測(cè)試。

目前系統(tǒng)級(jí)測(cè)試處于在封裝級(jí)內(nèi)，需要定制特定的插座（Socket）和測(cè)試板（Loadboard），并且對(duì)SoW這種晶圓級(jí)集成的新型技術(shù)目前還沒有適配的晶圓級(jí)系統(tǒng)測(cè)試方法。

發(fā)明內(nèi)容

為了解決現(xiàn)有技術(shù)中存在的上述技術(shù)問題，本發(fā)明提出了一種晶圓級(jí)集成系統(tǒng)的測(cè)試結(jié)構(gòu)及測(cè)試方法，其具體技術(shù)方案如下：

一種晶圓級(jí)集成系統(tǒng)的測(cè)試結(jié)構(gòu)，包括晶圓襯底和n個(gè)鍵合在晶圓上的芯粒，n≥2，芯粒之間通過晶圓電學(xué)互連結(jié)構(gòu)相互連接，以及在晶圓上從芯粒周圍引出的芯粒測(cè)試電路和通過晶圓間互連引出的系統(tǒng)測(cè)試電路。

進(jìn)一步地，所述的n個(gè)芯粒為同質(zhì)芯粒或異質(zhì)芯粒，且均是通過KGD測(cè)試后切片的良品芯粒。

進(jìn)一步地，所述的芯粒測(cè)試電路202和系統(tǒng)測(cè)試電路203為多層互連結(jié)構(gòu)，分布于晶圓近表面。

進(jìn)一步地，所述的芯粒測(cè)試電路202與各個(gè)芯粒一一對(duì)應(yīng)，各個(gè)芯粒周圍分布有與芯粒測(cè)試電路202連接的測(cè)試墊。

進(jìn)一步地，所述的系統(tǒng)測(cè)試電路203通過晶圓間互連連接n個(gè)芯粒，在晶圓外圍分布有與系統(tǒng)測(cè)試電路203連接的測(cè)試墊。

一種晶圓級(jí)集成系統(tǒng)的測(cè)試方法，包括以下步驟：

步驟一，用定制探針卡一次扎針?biāo)袦y(cè)試墊；

步驟二，當(dāng)所有的n個(gè)芯粒為同質(zhì)芯粒時(shí)，通過芯粒測(cè)試電路對(duì)所有芯粒進(jìn)行測(cè)試，并驗(yàn)證鍵合后芯粒的功能性；

當(dāng)n個(gè)芯粒為異質(zhì)芯粒時(shí)，即n個(gè)芯粒中有X芯粒、Y芯粒、Z芯粒…，首先通過芯粒測(cè)試電路對(duì)其中的所有X芯粒進(jìn)行測(cè)試，并驗(yàn)證鍵合后芯粒的功能性；其中，X芯粒、Y芯粒、Z芯粒…各自為同質(zhì)芯粒；

此后再依次對(duì)Y芯粒Y、Z芯粒…，進(jìn)行測(cè)試以及驗(yàn)證功能性；

步驟三，對(duì)步驟二的芯粒的測(cè)試結(jié)果做出通過或失敗的判斷，標(biāo)記并隔離判斷為失敗的芯粒；

步驟四，對(duì)步驟二中的判斷為通過的芯粒通過互連制定系統(tǒng)測(cè)試回路，構(gòu)建可運(yùn)行系統(tǒng)后，利用系統(tǒng)測(cè)試回路對(duì)與其對(duì)應(yīng)的i系統(tǒng)進(jìn)行系統(tǒng)級(jí)測(cè)試；