[發(fā)明專利]FPGA的時(shí)序優(yōu)化方法和系統(tǒng)

在審

• 申請(qǐng)?zhí)枺?/td>: 202210774464.2
• 申請(qǐng)日: 2022-07-01
• 公開（公告）號(hào): CN115099177A
• 公開（公告）日: 2022-09-23
• 發(fā)明（設(shè)計(jì)）人: 劉榜
• 申請(qǐng)（專利權(quán)）人: 上海安路信息科技股份有限公司
• 主分類號(hào): G06F30/343
• 分類號(hào): G06F30/343;G06F119/12
• 代理公司: 上海一平知識(shí)產(chǎn)權(quán)代理有限公司 31266
• 代理人: 李玲玲;成春榮

本申請(qǐng)涉及集成電路領(lǐng)域，公開了一種FPGA的時(shí)序優(yōu)化方法和系統(tǒng)。該方法包括：基于布局布線后分配的查找表的物理位置進(jìn)行時(shí)序更新；基于時(shí)序更新結(jié)果確定目標(biāo)時(shí)序違規(guī)路徑，遍歷目標(biāo)時(shí)序違規(guī)路徑上的查找表以選取查找表對(duì)，所選取的查找表對(duì)是滿足條件ⅰ)每個(gè)查找表均有時(shí)間裕量為正的輸入線網(wǎng)、ⅱ)兩個(gè)查找表之間的線網(wǎng)不是高扇出線網(wǎng)和ⅲ)后一個(gè)查找表的輸入線網(wǎng)數(shù)目少于N的任意前后相連的兩個(gè)查找表；分別對(duì)所選取的查找表對(duì)執(zhí)行能夠?qū)崿F(xiàn)時(shí)序提升的邏輯重構(gòu)操作，并為重構(gòu)后的新查找表分配對(duì)應(yīng)的物理位置。本申請(qǐng)的實(shí)施方式可以有效減少時(shí)序路徑經(jīng)過的邏輯單元級(jí)數(shù)，更大程度地減少時(shí)序違規(guī)路徑的數(shù)據(jù)信號(hào)延時(shí)。

技術(shù)領(lǐng)域

本申請(qǐng)涉及集成電路領(lǐng)域，特別涉及FPGA的時(shí)序優(yōu)化技術(shù)。

背景技術(shù)

邏輯綜合和布局布線是FPGA設(shè)計(jì)流程中最重要的兩個(gè)階段。邏輯綜合階段通過電路轉(zhuǎn)換，優(yōu)化和映射等步驟將RTL網(wǎng)表轉(zhuǎn)換為基于查找表組合邏輯單元的門級(jí)網(wǎng)表，布局布線階段對(duì)電路中的邏輯單元進(jìn)行布局布線和時(shí)序優(yōu)化，完成滿足時(shí)序要求的電路的物理級(jí)實(shí)現(xiàn)。目前的FPGA集成電路自動(dòng)化設(shè)計(jì)軟件基本上都只在布局布線階段前，即邏輯綜合階段進(jìn)行組合邏輯單元查找表的電路優(yōu)化，在布局布線階段很少再進(jìn)行查找表的電路邏輯優(yōu)化。原因之一是傳統(tǒng)的集成電路自動(dòng)化設(shè)計(jì)流程概念里電路邏輯優(yōu)化只在邏輯綜合階段進(jìn)行，原因之二是因?yàn)閷?duì)于FPGA集成電路來說，在布局即電路邏輯單元物理位置確定之后，進(jìn)行電路邏輯優(yōu)化來有效提升電路性能的難度較大。

現(xiàn)有的布局布線階段的時(shí)序優(yōu)化過程主要通過調(diào)整時(shí)序違規(guī)路徑上的邏輯單元的物理位置，以達(dá)到減少時(shí)序違規(guī)路徑上的延時(shí)的目的。對(duì)于規(guī)模大復(fù)雜度高的FPGA集成電路來說，僅僅依靠邏輯單元的物理位置調(diào)整的手段已經(jīng)很難有效的解決時(shí)序違規(guī)路徑的時(shí)序問題。因此，其他的時(shí)序優(yōu)化方法開始被逐漸采用，包括時(shí)序違規(guī)路徑上的邏輯單元復(fù)制優(yōu)化，違規(guī)路徑邏輯單元連接管腳優(yōu)化和違規(guī)路徑上的查找表輸入連接交換方法。這些優(yōu)化方法在一定程度上幫助提高了時(shí)序優(yōu)化的效率，但是基本上都不涉及電路邏輯優(yōu)化的操作。而目前FPGA集成電路自動(dòng)化設(shè)計(jì)軟件在布局布線階段的時(shí)序優(yōu)化方法主要包含邏輯單元位置調(diào)整優(yōu)化，時(shí)序違規(guī)路徑上的邏輯單元復(fù)制優(yōu)化，違規(guī)路徑邏輯單元連接管腳優(yōu)化和違規(guī)路徑上的查找表輸入連接交換方法等。這些優(yōu)化方法的目的基本上是通過降低路徑上某段線網(wǎng)延時(shí)或者某個(gè)邏輯單元延時(shí)的方法來減少時(shí)序違規(guī)路徑的數(shù)據(jù)信號(hào)延時(shí)，因?yàn)榛静簧婕半娐愤壿媰?yōu)化的操作，很難做到路徑邏輯單元級(jí)數(shù)的降低，因此對(duì)于復(fù)雜度高規(guī)模大的FPGA集成電路來說有時(shí)候不能有效地解決時(shí)序違規(guī)路徑的時(shí)序問題。

發(fā)明內(nèi)容

本申請(qǐng)的目的在于提供一種FPGA的時(shí)序優(yōu)化方法和系統(tǒng)，可以有效減少時(shí)序路徑經(jīng)過的邏輯單元級(jí)數(shù)，更大程度地減少時(shí)序違規(guī)路徑的數(shù)據(jù)信號(hào)延時(shí)。

本申請(qǐng)公開了一種FPGA的時(shí)序優(yōu)化方法，包括：

基于布局布線后分配的查找表的物理位置進(jìn)行時(shí)序更新；

基于時(shí)序更新結(jié)果確定目標(biāo)時(shí)序違規(guī)路徑，遍歷所述目標(biāo)時(shí)序違規(guī)路徑上的查找表以選取查找表對(duì)，所選取的查找表對(duì)是滿足條件ⅰ)每個(gè)查找表均有時(shí)間裕量為正的輸入線網(wǎng)、ⅱ)兩個(gè)查找表之間的線網(wǎng)不是高扇出線網(wǎng)和ⅲ)后一個(gè)查找表的輸入線網(wǎng)數(shù)目少于N的任意前后相連的兩個(gè)查找表，其中N根據(jù)所述FPGA中查找表的最大輸入信號(hào)數(shù)目配置；

分別對(duì)所選取的查找表對(duì)執(zhí)行能夠?qū)崿F(xiàn)時(shí)序提升的邏輯重構(gòu)操作，并為重構(gòu)后的新查找表分配對(duì)應(yīng)的物理位置。

在一個(gè)優(yōu)選例中，所述分別對(duì)所選取的查找表對(duì)執(zhí)行能夠?qū)崿F(xiàn)時(shí)序提升的邏輯重構(gòu)操作之前，還包括：

根據(jù)查找表輸入線網(wǎng)數(shù)目、查找表輸入線網(wǎng)的時(shí)間裕量和查找表連接線網(wǎng)的扇出數(shù)目計(jì)算所述查找表對(duì)的邏輯重構(gòu)優(yōu)化成本；

根據(jù)查找表對(duì)的時(shí)間裕量、查找表之間線網(wǎng)長度和所述邏輯重構(gòu)優(yōu)化成本對(duì)所有查找表對(duì)進(jìn)行排序，得到排序結(jié)果。