[發明專利]一種分支延時槽處理方法及裝置

在審

• 申請號: 202210765360.5
• 申請日: 2022-07-01
• 公開（公告）號: CN115437695A
• 公開（公告）日: 2022-12-06
• 發明（設計）人: 王永清
• 申請（專利權）人: 無錫芯領域微電子有限公司
• 主分類號: G06F9/38
• 分類號: G06F9/38
• 代理公司: 江蘇無錫蘇匯專利代理事務所(普通合伙) 32593
• 代理人: 沈彬彬

本發明公開了一種分支延時槽處理方法，包括：步驟一，執行站臺發起分支跳轉取指請求；步驟二，關聯一個ID號；步驟三，取得的指令攜帶其ID號控制取指并管理取指緩沖；步驟四，分支延時槽計數器計滿后切換ID號；步驟五，清除原ID號對應的取指緩沖，同時從新ID號對應的取指緩沖中派發指令。本發明還公開了一種分支延時槽處理裝置。克服了現有技術的缺陷，保證分支延時槽指令正確執行同時盡可能減少冗余取指，提升取指效率，進而提升超長指令字核心性能。

技術領域

本發明涉及超長指令字核心架構設計技術領域，特別是涉及一種分支延時槽處理方法及裝置。

背景技術

超長指令字架構由編譯器將可以并行的指令打包放置在一個固定長度的指令字中，但有 時找不到足夠多并行的指令，因此指令字可能放不滿。為了增加可執行碼的指令密度，編譯 器常常將超長指令字合并放置，同時每條指令攜帶一個并行指示位表示可以和其他指令并行 發射，在不影響原程序執行順序的情況下減少指令字空洞，由此造成分支延時槽內的指令執 行不完整并增加分支延時槽外的無用指令，進而降低超長指令字核心性能。

發明內容

本發明的目的是克服現有的缺陷，提供一種分支延時槽處理方法及裝置，保證分支延時 槽內的指令被完整執行并盡可能減少取得的分支延時槽外的無用指令，進而提升超長指令字 核心性能。

作為本發明的第一個方面，提供一種分支延時槽處理方法，包括步驟一，執行站臺發起 分支跳轉取指請求；步驟二，關聯一個ID號；步驟三，取得的指令攜帶其ID號控制取指并 管理取指緩沖；步驟四，分支延時槽計數器計滿后切換ID號；步驟五，清除原ID號對應的取指緩沖，同時從新ID號對應的取指緩沖中派發指令。

進一步的，指令字同時在指令分析整理站臺設置兩套指令緩沖和一個分支延時槽計數器。

進一步的，當執行站臺發起分支跳轉取指請求時，取指站臺待分支延時槽內的指令發送 完畢，則切換ID號并從分支跳轉目標處開始取指。

進一步的，指令分析整理站臺根據原ID號已經發出的執行指令包數設置分支延時槽計數 器初值，繼續整理發送原ID號對應的執行指令包，每發送一個計數器加1。

作為本發明的第二個方面，提供一種分支延時槽處理裝置，包括：執行站臺，用于發起 分支跳轉取指請求并連接分支延時槽計數器；取指站臺，連接分支延時槽計數器，用于查看 分支延時槽計數器內的指令是否發送完畢；指令分析整理站臺，連接分支延時槽計數器，對 其設置初值；分支延時槽計數器，根據執行指令包計數。

本發明涉及的前端指令流水線整體結構如圖1所示，地址仲裁(ARB)站臺設置一個取指 ID號FetchID，一個延時計數器DelayCnt，以及一個分支目標地址隊列BrTargetQueue，取指 請求綁定ID號并流向后續站臺；分析整理(PACK)站臺設置一個取指ID號FetchID，一個取 指計數器FetchCnt，2套取指緩沖IBuf0和IBuf1，一個延時計數器DelayCnt和一個分支請求 隊列BrReqQueue。地址仲裁站臺和分析整理站臺配合管理取指和指令發送。

有益效果：

本發明能夠保證分支延時槽內的指令被完整執行并盡可能減少取得的分支延時槽外的無用指 令，進而提升超長指令字核心性能。

附圖說明

附圖用來提供對本發明的進一步理解，并且構成說明書的一部分，與下面的實施例一起 用于解釋本發明，并不構成對本發明的限制。在附圖中：

圖1是前端指令流水線整體結構圖

圖2是分支延時槽取指流程圖

圖3是分支取指情況分析圖

具體實施方式

以下結合附圖對本發明的優選實施例進行說明，應當理解，此處所描述的優選實施例僅 用于說明和解釋本發明，并不用于限定本發明。