[發明專利]超導量子芯片集成電路的硅通孔制造方法及集成電路

在審

• 申請號: 202210746189.3
• 申請日: 2022-06-29
• 公開（公告）號: CN115084014A
• 公開（公告）日: 2022-09-20
• 發明（設計）人: 王文彥;王光月;馮雅晴
• 申請（專利權）人: 北京量子信息科學研究院
• 主分類號: H01L21/768
• 分類號: H01L21/768
• 代理公司: 廣東信達律師事務所 44801
• 代理人: 宋曉云

1.一種超導量子芯片集成電路的硅通孔制造方法，所述硅通孔貫穿硅片形成，所述硅片的第一表面上形成有掩模層，所述硅片的第二表面上形成有阻擋層，所述掩模層中形成有刻蝕用通孔并且通過所述刻蝕用通孔露出所述硅片的一部分，其特征在于，包括：循環執行以下步驟來刻蝕所述硅片直至露出所述第二表面上的阻擋層以形成所述硅通孔：

(a)設置第一刻蝕參數，基于所設置的第一刻蝕參數，利用第一刻蝕氣體在所述刻蝕用通孔的側壁和所述硅片的露出的部分上形成保護層；

(b)設置第二刻蝕參數，基于所設置的第二刻蝕參數，利用第二刻蝕氣體去除形成在所述硅片的露出的部分的保護層；

(c)設置第三刻蝕參數，基于所設置的第三刻蝕參數，利用第三刻蝕氣體對去除了所述保護層的所述露出的部分進行刻蝕，以形成所述硅通孔的一部分，所述硅通孔的所述一部分還構成下一次循環的刻蝕用通孔；

(d)設置第四刻蝕參數，基于所設置的第四刻蝕參數，利用第四刻蝕氣體去除所述刻蝕用通孔的側壁的保護層。

2.根據權利要求1所述的方法，其特征在于，每當執行步驟(c)之后，所述硅通孔的形成部分的側壁具有扇貝紋形狀的凹凸不平結構，在利用第四刻蝕氣體去除所述刻蝕用通孔的側壁的保護層的同時，所述第四刻蝕氣體與所述硅通孔的所述形成部分的側壁的硅成分反應，在所述側壁的扇貝的表面形成填充薄膜。

3.根據權利要求1所述的方法，其特征在于，所述第一刻蝕參數、第二刻蝕參數、第三刻蝕參數和第四刻蝕參數分別包括第一源功率和第二源功率，其中，所述第一源功率用于控制所述刻蝕氣體產生的等離子體在刻蝕腔體的中央部分處的密度，所述第二源功率用于控制所述等離子體在所述刻蝕腔體的邊緣部分處的密度，并且，所述第一源功率大于所述第二源功率。

4.根據權利要求3所述的方法，其特征在于，所述中央部分為以所述刻蝕腔體的中心軸為軸線、以小于預設閾值為半徑、以所述刻蝕腔體的高度為高的圓柱體所形成的空間部分，其中，所述中心軸是垂直于放置在所述刻蝕腔體的基座上的所述硅片且穿過所述刻蝕腔體的中心點的軸線，所述邊緣部分為除去所述中央部分后所述刻蝕腔體中的空間。

5.根據權利要求3所述的方法，其特征在于，所述第一刻蝕參數、所述第二刻蝕參數、所述第三刻蝕參數和所述第四刻蝕參數還包括以下至少之一：刻蝕氣體的類型、刻蝕氣體的流量、工藝壓強、下電極偏壓功率和刻蝕時間。

6.根據權利要求5所述的方法，其特征在于，所述第二刻蝕參數、所述第三刻蝕參數和所述第四刻蝕參數中的刻蝕時間隨著所述循環的次數的遞增而遞增，所述第一刻蝕參數中的刻蝕時間與所述循環的次數無關。

7.根據權利要求5所述的方法，其特征在于，在第一次循環和第N次循環中，所述第二刻蝕參數中的刻蝕時間均小于所述第一刻蝕參數中的刻蝕時間，其中，所述N基于所述流量、工藝壓強、第一源功率值、第二源功率值、下電極偏壓功率值和刻蝕時間設定。

8.根據權利要求5所述的方法，其特征在于，在第一次循環中所述第三刻蝕參數中的刻蝕時間小于在第N次循環中的所述第三刻蝕參數中的刻蝕時間。

9.根據權利要求5所述的方法，其特征在于，

所述第四刻蝕參數中的工藝壓強隨著所述循環的次數的遞增而遞減；和/或

所述第四刻蝕參數中的刻蝕時間隨著所述循環的次數的遞增而遞增。

10.根據權利要求5所述的方法，其特征在于，

所述第一刻蝕參數中的刻蝕時間不小于所述第二刻蝕參數中的最大的刻蝕時間；和/或

所述第一刻蝕參數中的工藝壓強不小于所述第二刻蝕參數中的工藝壓強。